「synchronizing clock」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The timing generator 123 of a display block 120B generates a driving signal for a liquid crystal display element 121B according to a reference clock signal CK and synchronizing signals HD and VD.例文帳に追加

表示ブロック１２０Ｂのタイミング発生器１２３は、基準クロック信号ＣＫや、同期信号ＨＤ，ＶＤに基づいて、液晶表示素子１２１Ｂの駆動用信号を発生する。 - 特許庁

Thus, a synchronizing operation on condition of being operated by a multi-master is also performed while being operated by a single master and lowering of the clock rate brought by wiring load capacity is prevented.例文帳に追加

これにより、マルチマスタで動作することを前提とする同期動作がシングルマスタで動作する状態においても行われ、配線負荷容量がもたらすクロックレートの低下が防止される。 - 特許庁

The main control circuit unit 20A operated on a highly precise high-speed clock signal CLK0 supplies a frequency divided medium-speed communication synchronizing signal CLK1 to the supervisory control circuit unit 30A.例文帳に追加

高精度な高速クロック信号ＣＬＫ０によって動作する主制御回路部２０Ａは、分周された中速の通信同期信号ＣＬＫ１を監視制御回路部３０Ａに供給する。 - 特許庁

The transmitter is constituted of a clock generator 25, a synchronizing circuit 21, a shift register 22, a read address generating decoder 33, a digital filter including a storage device 24, a D-A converter, and a modulator.例文帳に追加

送信機はクロックジェネレータ２５、同期化回路２１、シフトレジスタ２２、読出アドレス生成デコーダ３３、記憶装置２４を有するデジタルフィルタ、及びＤＡ変換器と変調器で構成される。 - 特許庁

A semiconductor memory has an internal circuit operated according to a first power source voltage and a memory input/output circuit operated according to a second power source voltage, and operated synchronizing with a clock signal.例文帳に追加

半導体メモリは、第１電源電圧に応じて動作する内部回路と第２電源電圧に応じて動作するメモリ入出力回路とを有し、クロック信号に同期して動作する。 - 特許庁

To provide a clock synchronizing circuit which performs desired phase and frequency locking operations without jitter peaking phenomenon and increase of pattern jitter of a control voltage by utilizing an injection locking system.例文帳に追加

クロック同期化回路は、インジェクションロッキング方式を使用してジッタピーキング現象と制御電圧にパターンジッタが大きくなる現象なく、所望の位相・周波数ロッキング動作を行う。 - 特許庁

Since such a structure simplifies the circuit structure in comparison with the conventional device which changes a cycle or a frequency of the clock, smaller and higher speed synchronizing circuit is obtained.例文帳に追加

かかる構成により、クロックの周期あるいは周波数を変更する従来装置に比べて回路構成が簡素化されるので、より小型かつ高速な同期回路が得られる。 - 特許庁

By performing 1/2 frequency dividing of the output signal of the phase shifter 20, synchronizing it with an excitation signal to be supplied to the angle detector 10 with a synchronized frequency divider circuit 22, a synchronization clock SQ3 is obtained.例文帳に追加

移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 - 特許庁

To realize a delay synchronizing loop capable of expanding the variable delay range of a variable delay circuit and increasing the operation frequency area of a reference clock signal and a method for driving the loop.例文帳に追加

可変遅延回路の可変遅延範囲を広げ、基準クロック信号の動作周波数領域を大きくすることができる遅延同期ループ及びこれの駆動方法を提供すること。 - 特許庁

A horizontal period measurement section 5 uses a horizontal period measurement clock signal Sm, to measure the period of a horizontal synchronizing signal Sh as a reference signal and provides an output of a measured value A.例文帳に追加

水平周期計測部５は水平周期計測用クロック信号Smを用いて基準信号としての水平同期信号Shの周期を計測し、その計測値Ａを出力する。 - 特許庁

To provide a phase-locked loop (PLL) circuit capable of reducing a phase error amount, without being restricted in a value of a period of a sampling clock, for a horizontal synchronizing signal to be input.例文帳に追加

入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。 - 特許庁

In the subject image forming apparatus, a phase matching circuit part 110 is arranged to an output stage for outputting image data synchronized with a video clock to a horizontal synchronizing IC (integrated circuit) 200 from a printer ASIC (application specific IC, a printer image output circuit) 100.例文帳に追加

プリンタＡＳＩＣ１００からビデオクロックに同期した画像データを水平同期用ＩＣ２００に出力する出力段に位相合わせ回路部１１０を配置する。 - 特許庁

To provide a device for reproducing an moving image with sound for synchronizing an image to sound precisely without counting the number of outputs of sound data, and to provide a method for correcting a reproduction clock.例文帳に追加

音声データの出力数をカウントすることなく画像と音声とを精度よく同期させることができる音声付き動画再生装置、再生クロック補正方法を提供する。 - 特許庁

A write control circuit 11 writes data in the buffers according to a strobe clock, and a read control circuit 10 transmits a read address to a selector 12 in response to a RDY synchronizing pulse.例文帳に追加

ライト制御回路１１はストローブクロックによりデータを緩衝バッファに書き込み、リード制御回路１０はＲＤＹ同期化パルスに応答して、リードアドレスをセレクタ１２に送出する。 - 特許庁

The semiconductor memory device is provided with an output circuit outputting data synchronizing with an input of a clock, and a data eye control unit controlling data eye of an output of the output unit.例文帳に追加

データをクロックの入力に同期して出力する出力回路と、該出力回路の出力のデータアイを制御するデータアイ制御回路とを備える半導体メモリ装置を提供する。 - 特許庁

DEVICE AND METHOD FOR SYNCHRONIZING SCDMA UP STREAM OR UP STREAM OF OTHER TYPE WITH MCNS DOWN STREAM HAVING CLOCK RATE DIFFERENT FROM UP STREAM OR DOWN STREAM OF OTHER TYPE例文帳に追加

ＳＣＤＭＡアップストリ—ム又は他のタイプのアップストリ—ムをアップストリ—ムとは異なるクロックレ—トを有するＭＣＮＳダウンストリ—ム又は他のタイプのダウンストリ—ムと同期させる装置及び方法 - 特許庁

A phase difference detecting circuit 22 detects a control voltage supplied to VCO of the PLL oscillation circuit 20 so as to detect the phase difference between the synchronizing signal and the internal clock signal.例文帳に追加

位相差検出回路２２は、ＰＬＬ発振回路２０のＶＣＯに供給される制御電圧を検出することで、同期信号と内部クロック信号の位相差を検出する。 - 特許庁

To provide a semiconductor integrated circuit in which current consumption by receiving a needless input signal can be suppressed and current consumption is less, in a semiconductor memory of a clock synchronizing type.例文帳に追加

クロック同期型の半導体メモリにおける不要な入力信号の受信による消費電流を抑制することができる、消費電流の少ない半導体集積回路を提供する。 - 特許庁

A read timing generator 5 synchronously generates vertical synchronizing signal of image data read from a field memory/interpolation circuit 1 with a read clock outputted from a crystal oscillation circuit 13.例文帳に追加

読み出しタイミングジェネレータ５は、水晶発振回路１３が出力する読み出しクロックに同期して、フィールドメモリ／補間回路１から読み出される画像データの垂直同期信号を生成する。 - 特許庁

A pit data generating circuit 11 generates first clock signals CK1 synchronized to pit data and pit synchronizing signals SYNC from total sum reading signals SRF that read long and short information of a pit.例文帳に追加

ピットデータ生成回路１１は、ピットの長短を読み取った総和読取信号ＳＲＦからピットデータに同期した第１クロック信号ＣＫ１とピット同期信号ＳＹＮＣを生成する。 - 特許庁

To provide a synchronizing device for receiving serial data, which can correctly synchronize a received clock even if the waveform of the serial data is distorted in a receiving device receiving the serial data.例文帳に追加

シリアルデータを受信する受信装置において、シリアルデータの波形に歪みがあっても、受信クロックの同期を正しく行うことができるシリアルデータ受信の同期装置を提供する。 - 特許庁

This staircase waveform voltage is put together with a phase error voltage signal E from a reception synchronizing circuit 44 to generate a control voltage for a VCO 70 generating a reception-side chip clock.例文帳に追加

この階段波形電圧は受信同期回路４４からの位相誤差電圧信号Ｅと合成されて、受信側チップクロックを生成するＶＣＯ７０の制御電圧とされる。 - 特許庁

To provide a small optical time gate device capable of switching the transmission and interruption of input light by synchronizing with an input clock signal, and to provide an OCDM signal receiver.例文帳に追加

入力クロック信号に同期して入力光の透過及び遮断を切り換えることができる小型の光時間ゲート装置、及び、ＯＣＤＭ信号受信装置を提供する。 - 特許庁

Consequently, even when color horizontal and vertical synchronizing signals for low-resolution VGA and SVGA modes are fed to an XGA mode LCD, the frequency of the dot clock and the frequency of the horizontal synchronizing signal are increased to display a picture on the entire screen of the LCD.例文帳に追加

これにより、解像度の低いＶＧＡ、ＳＶＧＡモード用のカラー、水平及び垂直同期信号がＸＧＡモードＬＣＤに提供される場合でもドットクロックの周波数と水平同期信号の周波数を増加させることによって、ＬＣＤの画面の全体に映像が表示されるようになる。 - 特許庁

Thus, the oscillator and the crystal vibrator of the portable radio equipment do not require frequency synchronizing operation and clock synchronizing operation in the digital part and the portable radio equipment can be composed of the oscillator and the crystal vibrator simplified rather than conventional one so that miniaturization is enabled.例文帳に追加

この方法によれば携帯無線機の発振器、水晶振動子は周波数同期操作並びにデジタル部におけるクロック同期操作が不要であり、従来に比べより簡易な発振器、水晶振動子によって構成が可能であるので、小型化を図ることができる。 - 特許庁

A blanking period of a horizontal synchronizing signal HP and a period of a pixel clock PCK are selected so that a time of one period of the horizontal synchronizing signal HP is not shorter than a time required to transmit packet data by one horizontal scanning line by the data transmission section 46.例文帳に追加

また、水平同期信号ＨＰ一周期当たりの時間が、データ送信部４６が一水平走査ライン分のパケットデータを送信するのに要する時間よりも短くなることのないように、水平同期信号ＨＰのブランキング期間及びピクセルクロックＰＣＫの周期を設定する。 - 特許庁

The timing controller 30 outputs a switching signal SSWW and a clock signal GRCLK on the basis of a horizontal synchronizing signal HD obtained from the video signal having one horizontal scanning period possessing a video period including a video signal and a non-video period including the horizontal synchronizing signal.例文帳に追加

タイミングコントローラ３０は、映像信号を含む映像期間と水平同期信号を含む非映像期間とを持つ１水平走査期間を有するビデオ信号から得られた水平同期信号ＨＤに基づいて、切替信号ＳＳＷとクロック信号ＧＲＣＬＫを出力する。 - 特許庁

A picture signal is inputted at a timing according with an input synchronizing signal and an input clock, and the number of output clocks in a prescribed time at the time of input of the picture signal is counted, and an output synchronizing signal is generated on the basis of the counted number of output clocks.例文帳に追加

入力同期信号及び入力クロックに従ったタイミングで画像信号を入力し；画像信号を入力する際の所定の時間内における出力クロック数をカウントし；カウントされた出力クロック数に基づいて、出力同期信号を生成する。 - 特許庁

An A/D converter 34 converts an analog video signal B inputted in a no-signal state into a digital video signal BN in a no-signal state according to the H synchronizing signal A and the V-synchronizing signal A from the synchronization separator 35 and the clock A and outputs it to the signal superimposing unit 16.例文帳に追加

Ａ／Ｄ変換部３４は、無信号状態で入力されたアナログ映像信号Ｂを、同期分離部３５からのＨ同期信号Ａ、Ｖ同期信号ＡおよびクロックＡにより、無信号状態のディジタル映像信号ＢＮに変換し、信号重畳部１６に出力する。 - 特許庁

The number of taps is reduced to '1/the number of oversamplings' by selecting them in order according to specified procedure, synchronizing the delay of a delay element in a digital Nyquist filter to the symbol rate of an input signal, and besides synchronizing the filter coefficient at each tap within a filter to the sampling clock.例文帳に追加

デジタルナイキストフィルタ内の遅延素子における遅延を入力信号のシンボルレートに同期させ、かつフィルタ内の各々のタップにおけるフィルタリング係数をサンプリングクロックに同期させて所定の手順に従い順次選択することにより、タップ数を（１／オーバーサンプリング数）に低減する。 - 特許庁

To achieve a self-synchronizing block processor which can dispense with the optimization of a clock route for distributing to each block, and suppress the increase of circuit size, and can suppress the increase of design period by way of circuit tuning, in higher-level clock phase management.例文帳に追加

上位レベルのクロック位相管理において、各ブロックへ分配するクロック経路の最適化を不要とするとともに、回路規模の増大を抑制し、また回路チューニングによる設計期間の増加を最小限に抑えることが可能な自己同期型ブロック処理装置を得る。 - 特許庁

The system clock synchronizing circuit 19 creates a read clock rclk resulting from the shifting of the system clocks (SCLK, HSCLK, CK) based on the phase difference data P, and controls supply timing at which the data DQ is supplied to a logic circuit 27.例文帳に追加

システムクロック同期化回路（１９）は、位相差データ（Ｐ）に基づいて、システムクロック（ＳＣＬＫ、ＨＳＣＬＫ、ＣＫ）をシフトさせたリードクロック（ｒｃｌｋ）を生成し、リードクロック（ｒｃｌｋ）に基づいて、データ（ＤＱ）をロジック回路（２７）に供給する供給タイミングを制御する。 - 特許庁

An exchange 101_1 inputs video data 103 sent by a video distributor 102 and sends an ATM cell synchronized to the clock to exchanges 101_2-101_4 by a signal (including light) including a frequency component to be the synchronizing clock source.例文帳に追加

交換機１０１_１は映像配信装置１０２が送出する映像データ１０３を入力してそのクロックに同期したＡＴＭセルを同期用クロックの供給源となる周波数成分を含む信号（光を含む）により交換機１０１_２〜１０１_４に送出する。 - 特許庁

By this method, the clock of a GPS receiver can be used to synchronize the clock of the GPS receiver with a GPS system time by supplying a hardware trigger pulse for synchronizing a device with a general reference standard on the basis of a cellular communication signal.例文帳に追加

本発明の方法によれば、セルラ通信信号を基礎としてデバイスを汎用時間基準に同期させるためのハードウェア・トリガー・パルスを供給することにより、ＧＰＳ受信機のクロックをＧＰＳシステム時間に同期させるために使用されることが可能である。 - 特許庁

To provide a clock synchronizing logic circuit for realizing synchronization with a clock signal generated in an oscillation circuit with a single frequency capable of solving or reducing the generation of any EMI noise having a peak with the fundamental frequencies of oscillation as a source.例文帳に追加

単一の周波数の発振回路で生成したクロック信号で同期をとったロジック回路は、発振の基本波周波数を源とするピークを有するＥＭＩノイズが発生するという課題を解決又は軽減するクロック同期型ロジック回路を提供する。 - 特許庁

A clock generating circuit 9 takes into account frequency fluctuations in a frame synchronizing signal (SOF) received from a USB bus to generate a clock with a frequency resulting from the frequency of the SOF maximally shifted to high frequencies multiplied with number of bits sent within one period of the SOF.例文帳に追加

クロック生成回路９は、ＵＳＢバスから受信するフレーム同期信号（ＳＯＦ）の周波数変動を考慮し、高周波側に最大にシフトしたＳＯＦの周波数にＳＯＦの１周期内に伝送されるビット数を乗じて得たクロックを生成する。 - 特許庁

When signals A to D are ones falling within 1 clock and a signal E is one not falling within 1 clock, by using a signal S synchronizing with a timing generation part 22 after the signal E is reliably stabilized, sampling is performed by an AND circuit 23.例文帳に追加

信号Ａ〜Ｄは１クロック以内に収まる信号、信号Ｅは１クロック以内に収まらない信号とすると、信号Ｅが確実に安定した後に、タイミング発生部２２で発生されるクロックに同期した信号Ｓを用いて、アンド回路２３でサンプリングする。 - 特許庁

The data output circuit 150 takes in read-out data using directly a DLL clock CLK_-F in which a signal level of the internal clock CLK_-FF is recovered by a repeater 120, and outputs read-out data to the outside for each half cycle synchronizing the DLL clocks CLK_-F, CLK_-S.例文帳に追加

データ出力回路１５０は、リピータ１２０によって内部クロックＣＬＫ＿ＦＦの信号レベルが回復されたＤＬＬクロックＣＬＫ＿Ｆを直接使用して読出データを取込み、ＤＬＬクロックＣＬＫ＿Ｆ，ＣＬＫ＿Ｓに同期して半サイクル毎に読出データを外部へ出力する。 - 特許庁

A delay circuit 200 delays a data signal transmitted by a data input line 101, while synchronizing the data signal, with a clock signal transmitted by a clock input line 102 and outputs the data signal as a delayed data signal to a delay data line 201 by prescribed delayed time.例文帳に追加

遅延回路２００は、クロック入力線１０２により伝送されてくるクロック信号に同期して、データ入力線１０１により伝送されてくるデータ信号を、所定の遅延時間遅延させて遅延データ信号として遅延データ線２０１に出力する。 - 特許庁

To eliminate the need for cable connections for synchronizing sensors in accordance with arrangements of the sensors, movements of the sensors and the like, and to enable a compensation of clock errors among sensors to be processed in a positioning system, in order to eliminate the need for a transmitting station for compensating the clock errors.例文帳に追加

センサの配置やセンサ自体の移動などに対応してセンサ間の同期をとるためのケーブル接続を不要とし、また、時計誤差を補正するための送信局を不要とするために、測位装置内の処理でセンサ間の時計誤差の補正を可能にする。 - 特許庁

To provide an automatic frequency control system capable of quickly synchronizing the frequency of an internal clock of a mobile terminal with that of a clock of a base station to be a new connection destination when power for the mobile object is turned on or the terminal is restored from the outside of a range.例文帳に追加

移動端末が電源投入時、圏外からの復帰時、ハンドオーバ時などに、移動端末の内部クロックの周波数を新しい接続先の基地局のクロックの周波数に即座に同期させることを可能とする自動周波数制御方式を提供する。 - 特許庁

To provide a semiconductor memory device in which circuit area can be reduced by performing generation of a DLL clock driving a data output circuit before the data output circuit in a semiconductor memory device operated synchronizing with rise/fall of an external clock.例文帳に追加

外部クロックの立上り／立下りに同期して動作する半導体記憶装置において、データ出力回路を駆動するＤＬＬクロックの発生をデータ出力回路以前において行なうことによって回路面積を削減できる半導体記憶装置を提供する。 - 特許庁

To dispense with cable connection used for synchronizing sensors with each other corresponding to the disposition of sensors and to the movement, etc. of the sensor themselves; and to correct clock errors among the sensors by performing processing in a positioning device in order to dispense with a transmission station used for correcting the clock errors.例文帳に追加

センサの配置やセンサ自体の移動などに対応してセンサ間の同期をとるためのケーブル接続を不要とし、また、時計誤差を補正するための送信局を不要とするために、測位装置内の処理でセンサ間の時計誤差の補正を可能にする。 - 特許庁

When a clock light is cast on a light absorptive layer 205, electron-hole pairs are generated to change the carrier density in this layer, causing the characteristic impedance of an electric signal transmission line 102 to be changed and hence the electric signal transmission speed to be changed, thus synchronizing data signals with the clock light.例文帳に追加

クロック光を光吸収層２０５に照射したとき電子・正孔対が発生し、この層でのキャリア密度の変化により電気信号伝送路１０２の特性インピーダンスが変化し電気信号伝送速度が変化して、データ信号がクロック光に同期する。 - 特許庁

A double speed FIFO 15 outputs video signal data at frame rate twice as high as that of the input video signal by sequentially writing video signals for one line from an LM circuit 14 by synchronizing with a period twice as high as that of a dot clock MCLK of a liquid crystal device 17 and reading the written video signals in a writing order by synchronizing with the dot clock MCLK thereafter.例文帳に追加

倍速ＦＩＦＯ１５は、液晶デバイス１７のドットクロックＭＣＬＫの２倍の周期に同期してＬＭ回路１４からの１ライン分の映像信号を順次に書き込み、その後書き込んだ映像信号をドットクロックＭＣＬＫに同期して書き込み順に読み出すことにより、入力映像信号の２倍のフレームレートの映像信号データを出力する。 - 特許庁