「synchronizing clock」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

As to a 1st PLL circuit for producing a wobble synchronizing clock synchronized with the wobble signal period, the constitution to hold the oscillating frequency is adopted on the header area (and defect area), etc., where the appropriate wobble signal is not to be obtained.例文帳に追加

ウォブル信号周期に同期したウォブル同期クロックを生成する第１ＰＬＬ回路について、適正なウォブル信号が得られないとされるヘッダ領域（及びディフェクト領域）などでは、その発振周波数をホールドする構成を採る。 - 特許庁

The circuit is provided with a discriminating circuit 52 for discriminating the horizontal and vertical synchronizing frequencies of the input video signal S11, and a PLL 60 for outputting a clock S61 controlled by the discrimination result of the discriminating circuit 52 and varying in frequency.例文帳に追加

入力映像信号Ｓ11の水平および垂直の同期周波数を判別する判別回路５２と、判別回路５２の判別結果により制御されて周波数の変化するクロックＳ61を出力するＰＬＬ６０とを設ける。 - 特許庁

A scanning line driving circuit 34 comprises: a shift register 340 for generating a shift signal SR synchronizing with a Y clock signal CLY so as to be exclusively active; m pieces of first circuits Ua1 through Uam; and m pieces of second circuits Ub1 through Ubm.例文帳に追加

走査線駆動回路３４は、Ｙクロック信号ＣＬＹに同期して排他的にアクティブとなるシフト信号ＳＲを生成するシフトレジスタ３４０と、ｍ個の第１回路Ｕａ１〜Ｕａｍ及び第２回路Ｕｂ１〜Ｕｂｍを備える。 - 特許庁

Continuous transfer of a plurality of data types is made possible by one system of transfer path by providing a clock signal for synchronizing the timing for transferring the data on the transmitting side/receiving side and a sync signal for identifying the minimum data transfer unit.例文帳に追加

送信側・受信側でデータを転送するタイミングの同期を取るクロック信号と、最小データ転送単位を識別する為のシンク信号を設けることで、一系統の転送経路で、複数のデータ種の連続転送を可能とする。 - 特許庁

To provide a system for generation of synchronizing signals PIPA, PIPB and clock signals CLK_outA and CLK_outB by slave stations SA, SB connected to a master station SM over a packet switching network.例文帳に追加

本発明は、パケットスイッチングネットワークを介してマスタステーションＳＭへ接続されているスレーブステーションＳＡ、ＳＢによる同期信号ＰＩＰＡ、ＰＩＰＢ及びクロック信号ＣＬＫ＿ｏｕｔＡ、ＣＬＫ＿ｏｕｔＢの生成のためのシステムに関する。 - 特許庁

A read control circuit 3 generates a read clock RCK synchronously with vertical synchronizing signal Vs1 of the signal S1 and a read enable signal RE used for continuous reading of (m) frames for each signal S1.例文帳に追加

読み出し制御回路３は、映像信号Ｓ１の垂直同期信号Ｖs1に同期した読み出しクロックＲＣＫと、映像信号Ｓ１それぞれのフレームをｍフレーム連続的に読み出すための読み出しイネーブル信号ＲＥを生成する。 - 特許庁

To realize compounding delay quantity by delay in an input initial stage circuit and an output circuit in a semiconductor memory, provided with an input initial stage circuit and an output circuit and outputting data synchronizing timing with a clock signal.例文帳に追加

入力初段回路と出力回路とを備えて、クロック信号にタイミング同期させてデータを出力する半導体記憶装置において、入力初段回路と出力回路での遅延による遅延量の合わせ込みを実現する。 - 特許庁

A demodulation circuit output signal 14 reproduced in a demodulation circuit 12 together with a clock signal 13 is successively compared with a UW 19 from a frame synchronizing signal generation circuit 18 and a judgement circuit 40 judges them.例文帳に追加

復調回路１２でクロック信号１３とともに再生された復調回路出力信号１４を、フレーム同期信号発生回路１８からのＵＷ１９と、比較回路１６で逐次比較し判定回路４０で判定させる。 - 特許庁

A memory LSI30 generates a plurality of clocks CLKa, CLKb, CLKc having an equally divided delay time from the synchronizing clock signal CLK1 of the SDRAM, and reads data from a plurality of SDRAMs 31, 32, 33 with respective clocks.例文帳に追加

メモリＬＳＩ３０は、ＳＤＲＡＭの同期クロック信号ＣＬＫ１から等分の遅延時間を持つ複数のクロックＣＬＫａ、ＣＬＫｂ、ＣＬＫｃを生成し、複数のＳＤＲＡＭ３１、３２、３３からそれぞれのクロックでデータを読み出す。 - 特許庁

The synchronizing means 13 generates the update quantity of the reproduction position of reproduced information stored in a storage means 16 so as to synchronize with the reception time intervals of the clock signal and supplies it to a reproduction position generating means 14.例文帳に追加

同期手段１３は、前記クロック信号の受信時間間隔に同期するように、記憶手段１６に記憶されている再生情報の再生位置の更新量を生成し、再生位置生成手段１４に供給する。 - 特許庁

When the time difference between the output of the high accuracy clock 1 and the output of the frequency divider 26 exceeds a certain time, an AND circuit 203 detects it, switches a selector 204, increases the frequency dividing ratio for a certain period, quickly decreases the phase shift between the output of the high accuracy clock 1 and the output of the frequency dividing circuit and shortens time necessary for synchronizing.例文帳に追加

高精度時計１の出力と分周器２６の出力の時間差が一定時間を越えたときに、ＡＮＤ回路２０３はこれを検出してセレクタ２０４を切り替えて分周率を所定期間大きくして、高精度時計１の出力と分周回路の出力との位相差を高速に縮小し同期に必要な時間を短縮する。 - 特許庁

The address generators 540 and 550 generate a writing address for writing a video signal in response to a first clock signal synchronizing with an input video signal, and generates a reading address for reading a video signal in response to a second clock signal having fixed frequencies, and compares the writing address with the reading address in response to first and second comparator signals.例文帳に追加

アドレス生成器は入力映像信号に同期する第１クロック信号に応答して映像信号を書込むための書込みアドレスを発生させ、固定された周波数を有する第２クロック信号に応答して映像信号を読出すための読出しアドレスを発生させ、第１、第２比較信号に応答して書込みアドレスと読出しアドレスとを補正する。 - 特許庁

This actuator drive system includes an actuator driver that controls the drive state of the actuator by applying PWM modulation to a drive power supply, a switching power supply that supplies required drive power to the actuator driver, and a synchronizing means that synchronizes the PWM modulation clock of the actuator driver with the switching oscillation clock of the switching power supply.例文帳に追加

アクチュエーターの駆動状態をドライブ電源にＰＷＭ変調をかけて制御するアクチュエータードライバーと、該アクチュエータードライバーに対して必要なドライブ電源を供給するスイッチング電源と、該アクチュエータードライバーのＰＷＭ変調用クロックと該スイッチング電源のスイッチング発振クロックを同期させる同期手段とを備えることを特徴とする。 - 特許庁

A controllable oscillator DCO generates an output signal CKout of the phase locked loop, and a phase detector PD determines a phase difference between an input clock signal CKin of the PLL 12 and the PLL output signal CKout, and provides a phase detector output signal synchronizing the oscillator DCO with the clock signal CKin being used.例文帳に追加

制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。 - 特許庁

Each wireless communication processing terminal 3 configuring an autonomous distributed wireless network 1 comprises a synchronous clock for synchronizing communication, and a power supply control section for controlling the wireless communication processing terminal 3 between wake-up state and sleeping state.例文帳に追加

自律分散型無線ネットワーク１を構築する各々の無線情報処理端末３は、通信同期を行うための同期時計と、無線情報処理端末３を起床状態とするか就寝状態とするかを制御する電源制御部とを備える。 - 特許庁

A vertical synchronizing signal in the laser beam system is inputted into the counter circuit B807, C808 as a signal for starting counting, and an output signal in the counter circuit B807 is inputted into the counter circuit A806 as a clock signal.例文帳に追加

また、カウンタ回路Ｂ８０７，Ｃ８０８にはカウント開始用の信号としてレーザビーム方式における垂直同期信号が入力され、カウンタ回路Ａ８０６にはクロック信号としてカウンタ回路Ｂ８０７の出力信号が入力されている。 - 特許庁

The scanning circuit 130 successively outputs pulses synchronizing with the clock signals ϕ1 and ϕ2 whose waveforms are shaped to output terminals O1 and O2-On, and impresses the pulses through a buffer array 120 to the gate of each pixel switch TFT112 as sampling pulses S1-Sn.例文帳に追加

走査回路１３０は、出力端子Ｏ１，Ｏ２〜Ｏｎに、波形整形されたクロック信号φ１，φ２に同期したパルスを順次出力し、バッファアレイ１２０を介して各画素スイッチＴＦＴ１１２のゲートにサンプリングパルスＳ１〜Ｓｎとして印加する。 - 特許庁

A vertical frequency counter 51 counts a system clock with a vertical synchronizing signal and a vertical frequency comparator 5 detects whether the count value and a vertical frequency decoded value from a decoder 54 which shows a vertical frequency match each other.例文帳に追加

垂直周波数カウンタ５１が垂直同期信号をシステムクロックでカウントし、垂直周波数比較器５５がこのカウント値とデコーダ５４からの垂直周波数を示す垂直周波数デコード値とが互いに一致しているか否かを検出する。 - 特許庁

Based on a difference between the phase of system clocks (SCLK, HSCLK, CK) and the phase of the data strobe signal DQS, the delay detection circuit 18 creates phase difference data P indicating the transmission delay, and supplies the data to the system clock synchronizing circuit 19.例文帳に追加

遅延検出回路（１８）は、システムクロック（ＳＣＬＫ、ＨＳＣＬＫ、ＣＫ）の位相とデータストローブ信号（ＤＱＳ）の位相との差に基づいて伝達遅延を示す位相差データ（Ｐ）を生成してシステムクロック同期化回路（１９）に供給する。 - 特許庁

The timing signal generating device 22 extracts a bit clock from the received sound signal, generates a timing signal of the same period as a vertical synchronizing signal of a two-dimensional video displayed on the television receiver 21 and transmits the timing signal to shutter eyeglasses 23.例文帳に追加

タイミング信号生成装置２２は、受信した音声信号からビットクロックを抽出し、テレビジョン受像機２１に表示される２次元映像の垂直同期信号と同一周期のタイミング信号を生成し、シャッタメガネ２３に送信する。 - 特許庁

When one vertical scanning period is started, a start pulse VI01 is inputted in scanning circuits 6-1, 6-2, shifting is performed in a shift register 33 synchronizing with a vertical clock VCLK by every one horizontal scanning period and selection signals are sequentially outputted.例文帳に追加

１垂直走査期間が開始されると、走査回路６−１、６−２にスタートパルスＶＩＯ１が入力され、１水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。 - 特許庁

With such an arrangement, the slave stations SA, SB further have second combination means for combining clock signals CLK_outA, CLK_outB synchronized with the slave period signals TICKSA, TICKSB and synchronizing signals PIPA, PIPB, respectively.例文帳に追加

本発明に従って、スレーブステーションＳＡ、ＳＢは、スレーブ周期信号ＴＩＣＫＳＡ、ＴＩＣＫＳＢと同期するクロック信号ＣＬＫ＿ｏｕｔＡ、ＣＬＫ＿ｏｕｔＢ及び同期信号ＰＩＰＡ、ＰＩＰＢを合成する第２の合成手段を更に有する。 - 特許庁

A synchronizing circuit is fabricated by directly inputting the same clock signals to the all memory elements used for capturing external video signals, and an edge trigger flip-flop is employed to the memory element and is connected in series to configure a shift register.例文帳に追加

外部からの映像信号の取り込み動作に使う記憶素子全てに同一のクロックを直接入力することで同期回路化した上で、記憶素子にエッジトリガフリップフロップを採用し、これらを直列に接続してシフトレジスタを形成する。 - 特許庁

The PLL circuit 60 is controlled by the control loop 66, and the recorded information is read from the near side of the recording end part of recorded information synchronizing with the read clock when write connection instructed is given from the recording end part of recorded information.例文帳に追加

記録済み情報の記録終端部からの書き継ぎが指令されたときに、ＰＬＬ回路６０を制御ループ６６で制御して、読込クロックに同期して記録済み情報の記録終端部の手前から記録済み情報の読込を行う。 - 特許庁

A signal changeover device transmits only the serial signal with a flag added thereto to a serial parallel converter 87, which converts the serial signal into a parallel signal on the basis of the clock signal and the vertical synchronizing signal and outputs the resultant signal.例文帳に追加

信号切替装置１２１は、フラグのついた信号のみを直列信号として直列並列変換器８７に送信し、直列並列変換器８７は、クロック信号および垂直同期信号に基づいて並列信号に変換し、出力する。 - 特許庁

To solve the problem that in a conventional optical disk apparatus, when a property of PLL being a circuit generating a signal being an origin of a synchronizing clock is switched, write-in for an optical disk is interrupted temporarily, at the time of interruption, recording speed is reduced.例文帳に追加

従来の光ディスク装置では、同期クロックの元になる信号を発生する回路であるＰＬＬの特性を切り替えるときに、光ディスクへの書き込みを一時中断しており、中断時に、記録速度が低下してしまうという問題があった - 特許庁

To provide a digital broadcast receiving apparatus for precisely synchronizing an event reference time being the reference of an event including part of the time series information on a time base with a provided reference clock being the reference of provided time synchronization among a plurality of pieces of time series information.例文帳に追加

時系列情報における時間軸上の部分を含むイベントの基準となるイベント基準時間と、複数の時系列情報間における提示時間同期の基準となる提示基準時計とを精密に同期させることを課題とする。 - 特許庁

To surely take in an input signal without increasing layout area in a semiconductor integrated circuit provided with take-in circuit taking in an input signal externally supplied synchronizing with a timing signal such as a clock signal.例文帳に追加

本発明は、クロック信号等のタイミング信号に同期して外部から供給される入力信号を取り込む取込回路を備えた半導体集積回路に関し、レイアウト面積を増大することなく、入力信号を確実に取り込むことにある。 - 特許庁

When the data pattern in the shift register 12 reaches a data pattern synchronizing a clock CK with the Manchester code in relation to '01' of the Manchester code and the prescribed data pattern, the prescribed data pattern is loaded to the shift register 11 to take synchronization.例文帳に追加

シフトレジスタ１２内のデータパターンが、マンチェスターコードの「０１」と関連して、かつ、前記所定のデータパターンと関連して、ＣＫをマンチェスターコードに同期させるデータパターンになったとき、シフトレジスタ１１に前記所定のデータパターンをロードして、同期をとる。 - 特許庁

The coordinate calculating means counts clock pulses outputted from a pulse generating section 40 in a period between the output of a vertical synchronizing signal of the video signal from the video camera 30 and the output of a beam point signal included in this video signal.例文帳に追加

座標演算手段は、ビデオカメラ３０からの映像信号の垂直同期信号が出力されてからこの映像信号に含まれるビームポイント信号が出力されるまでの間、パルス発生部４０から出力されるクロックパルスをカウントする。 - 特許庁

A digital PLL 103 interpolates and creates a sampling value of the read signal at the timing synchronized with a channel frequency by an interpolator 131 and creates a synchronizing clock and an interpolation phase signal fed back to the interpolator 131 by an NCO 134.例文帳に追加

デジタルＰＬＬ１０３は、補間器１３１により、チャネル周波数に同期したタイミングにおける読出し信号のサンプリング値を補間生成し、ＮＣＯ１３４により、同期クロックと補間器１３１に帰還する補間位相信号とを生成する。 - 特許庁

An optical pulse train of an input signal whose center wavelength is λ0 is injected into a first mode synchronizing semiconductor laser 1 performing a passive mode synchronization with a repeatation frequency and a center wavelength λ1 roughly equal to the clock frequency of the pulse train.例文帳に追加

中心波長がλ0 である入力信号光パルス列をそのクロック周波数のほぼ同一の繰り返し周波数及び中心波長λ1 で受動モード同期を行っている第１のモード同期半導体レーザ１に注入する。 - 特許庁

To provide a signal processor with which exact phase synchronism is established and equalization characteristics are not degraded by the competition of phase synchronizing processing and adaptive equalizing processing by generating a clock signal while detecting a phase error from an adaptively equalized signal.例文帳に追加

再生ないし受信した信号からのデータ検出に際し、適応等化後の信号から位相誤差を検出してＰＬＬによりクロック信号を発生すると、ＰＬＬと適応等化の動作が互いに競合し十分な等化ができなくなってしまう。 - 特許庁

A receiving side 130 recognizes whether reception data is 0 or 1, further decides how many bits of 0 or 1 of the reception data are successive from the duty ratio of the synchronizing clock, and stores the data as many as the successive bits to a data receiving shift register 133.例文帳に追加

受信側１３０は受信データが０か１かを認識し、更に同期クロックのデューティ比に応じて、受信データ０又は１が何ビット連続している構造かを判断し、そのビット数分だけデータをデータ受信シフトレジスタ１３３に格納する。 - 特許庁

To improve accuracy of measuring a cycle of a wobble signal by shortening a necessary recovery time at the time of re-synchronizing a reproduction clock with the reproduction data of a disk recorded by a phase modulated wobble system in a PLL circuit of an information recording and reproducing device.例文帳に追加

情報記録再生装置のＰＬＬ回路において、位相変調ウォブル方式で記録されたディスクの再生データに再生クロックを再同期させるときの回復に要する時間を短かくし、ウォブル信号の周期の測定精度を向上させる。 - 特許庁

To solve a problem of easily detecting an abnormality of synchronization in a synchronizing circuit due to a turbulence in the clock signals of an input end so as to avoid a serious trouble to spoil data.例文帳に追加

入力側のクロック信号の乱れにより同期化が正常に実行できないという異常が発生しても、これを簡単に検出することができなかったという問題を解決し、データ化け等の重大な障害へ進むことを回避すること。 - 特許庁

This test mode entry circuit is provided with test mode entry controllers 191-193 generating an enable-control signal bMSETENB enabling continuous input of a second command only at the time of test mode entry when the signal bMSET is received with a continuous cycle synchronizing with a clock in this test mode entry circuit.例文帳に追加

このテストモードエントリ回路において信号bMSET をクロックに同期した連続したサイクルで受ける際、第２のコマンドの連続した入力をテストモードエントリ時のみ可能にするイネーブル制御信号bMSETENBを生成するテストモードエントリコントローラ191 〜193 を設けた。 - 特許庁

A signal processing circuit 14 uses a discrimination result by the discrimination circuit 13 and a subtraction result by the subtractor 12 to detect whether a phase of a recovered synchronizing clock signal is lead to or delayed from the input RF signal and outputs a phase error signal.例文帳に追加

信号処理回路１４は、判定回路１３における判定結果と減算器１２の減算結果とを用いて、入力ＲＦ信号に対して再生同期クロック信号が進み又は遅れ位相を検出し、位相誤差信号を出力する。 - 特許庁

The phase matching circuit of the parallel data signals superposes synchronizing signals S lower in frequency than clock signals C on data signals which are parallel-transmitted from a transmission unit 10 to a receiving unit 20 through the intermediary of signal lines 30_1 to 30_N and adjusts the relative phase relation among the data signals on the basis of the synchronizing signals contained in the data signals which reach to the receiving unit 20.例文帳に追加

本並列データ信号の位相整合回路は、送信部１０から信号線３０_1〜３０_Nを介して受信部２０に並列伝送される各データ信号に対して、クロック信号Ｃよりも周波数の低い同期信号Ｓを重畳し、受信部２０に到達した各データ信号に含まれる同期信号に基づいて各々のデータ信号の相対的な位相関係を調整する。 - 特許庁

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.例文帳に追加

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁

The remainder contraction of the color difference data reduces the number of bits, resulting in eliminating the circuit for synchronizing bits on the transmission line 3 from the timing controller 2 to the source driver 4 with a reference clock, thus allowing the circuit scale and also the power consumption to be reduced.例文帳に追加

色差差分データを剰余縮約することにより、ビット数を削減するため、タイミングコントローラ２からソースドライバ４への伝送線３上の各ビットを基準クロックで同期化する回路が不要となり、回路規模を削減できるとともに、消費電力も削減できる。 - 特許庁

To provide a frequency dividing circuit and frequency dividing method capable of synchronizing all frequency divided signals and outputting the frequency divided signals synchronized with the same edge of a clock signal in signals frequency-divided by a plurality of stages of 1/2 frequency dividers.例文帳に追加

複数段の１／２分周器により分周された各信号において、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能な分周回路及び分周方法を提供する。 - 特許庁

To provide a synchronizing device which has high-speed frequency pull-in and low jitter properties without erroneous lock for an NRZ data signal of a predetermined fixed transmission rate and is capable of reproducing a clock and data over a wide allowable oscillation frequency range of a local oscillator.例文帳に追加

予め定められた固定伝送レートのNRZデータ信号に対して高速で誤ロックのない周波数引込みと低ジッター特性を有し、かつ広い局部発振器の許容発振周波数範囲を有するクロックとデータの再生が可能な同期装置を提供する。 - 特許庁

In this test method for a semiconductor memory, read-data RDT read out from a ROM synchronizing with a clock CLK of the prescribed period is sampled once during double the prescribed period, sampled data is outputted to the outside as sampling data SDT.例文帳に追加

開示される半導体記憶装置のテスト方法は、所定周期のクロックＣＬＫに同期してＲＯＭから読み出されたリードデータＲＤＴを所定周期の２倍の時間の間に１回サンプリングし、サンプリングしたデータをサンプリングデータＳＤＴとして外部に出力する。 - 特許庁

A semiconductor device includes: a memory control part 10 which can control the external memory 61 having a plurality of banks by synchronizing it with a clock; buses connected to the memory control part; and a circuit module which is provided corresponding to the buses and can instruct memory access.例文帳に追加

半導体装置は、複数バンクを持つ外付けメモリ６１をクロックに同期して制御可能なメモリ制御部１０と、前記メモリ制御部に接続されたバスと、前記バスに対応して設けられメモリアクセスを指示することが可能な回路モジュールとを備える。 - 特許庁