「synchronizing clock」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

A memory circuit requiring refresh, has a first circuit 11 for receiving a command in synchronizing with a clock and generating a first internal command, and a second circuit 20 for generating a second internal command (refresh command REF) inside with the prescribed cycle.例文帳に追加

リフレッシュが必要なメモリ回路において、クロックに同期してコマンドを受信し内部に第１の内部コマンドを生成する第１の回路(11)と、所定のサイクルで内部に第２の内部コマンド（リフレッシュコマンドREF）を生成する第２の回路(20)とを有することを特徴とする。 - 特許庁

To provide a wireless communication terminal that can accurately receive synchronizing data without increasing the power consumption in a standby so as to enhance the synchronism holding and the power consumption even in the case of using a clock oscillator with low precision.例文帳に追加

低精度のクロック発振器を使用する場合でも、待ち受け時の消費電力を増大させることなく同期確立用データを正確に受信できるようにし、これにより同期保持性能の向上と消費電力の低減、さらには端末の低価格化を図る。 - 特許庁

To provide a "PLL circuit and a dot clock generation circuit using the PLL circuit" capable of eliminating a failure in which an oscillation frequency is disturbed during vertical synchronization period in the case of using a nonstandard composite synchronizing signal without making a circuit configuration complex.例文帳に追加

回路構成を複雑にすることなく、非標準のコンポジット同期信号を用いた場合に垂直同期期間中に発振周波数が乱れる不具合を解消できるようにした「ＰＬＬ回路およびこれを用いたドットクロック発生回路」を提供する。 - 特許庁

When the multimedia card control section 2 performs wright access for writing data on the multimedia cards 3 and 4, control for alternately outputting respective writing data is carried out to the multimedia cards 3 and 4 by respectively synchronizing a rising edge and a falling edge of the synchronized clock CLK.例文帳に追加

マルチメディアカード制御部２は、マルチメディアカード３、４にデータを書き込むライトアクセス時には、マルチメディアカード３、４に対し、それぞれ同期クロックＣＬＫの立ち上がりエッジと立ち下がりエッジに同期して、それぞれの書き込みデータを交互に出力する制御を行う。 - 特許庁

When a serial-parallel conversion unit 32 of a receiving circuit 30 converts a signal of the serial format to that of a parallel format synchronizing with a transmission clock CK_TRS, the signal is outputted to a succeeding circuit one by one according to the timing of each signal received in the serial form.例文帳に追加

受信回路３０のシリアルパラレル変換部３２は、伝送クロックＣＫ＿ＴＲＳに同期して、シリアル形式の信号を、パラレル形式の信号に展開する際、シリアル形式にて受信した各信号のタイミングに応じて、順次、後段の回路へ出力する。 - 特許庁

A video signal processing circuit (2) recognizes video periods and non-video periods from the synchronizing signals and outputs video data in the video periods and outputs control data corresponding to the processing instruction from the processor, in non-video periods at timing synchronized with the pixel clock signal.例文帳に追加

映像信号処理回路（2）は、同期信号から映像期間および非映像期間を認識し、映像期間に映像データを出力し且つプロセッサからの処理命令に対応する制御データを画素クロック信号に同期するタイミングで非映像期間に出力する。 - 特許庁

To enable a difference of signal arrival time to be precisely measured, by solving errors caused by such conditions that a time pulse is only generated at a timing synchronizing with a clock inside a receiver, and a measurement clock does not synchronize with the time pulse, and receivers of two stations determine the timing when the time pulse is generated, based on signals from different satellites.例文帳に追加

時刻パルスが受信機内部のクロックに同期したタイミングでしか発生されないことにより生じる誤差、計測用クロックが時刻パルスに同期していないことにより生じる誤差、２つの測定局の受信機が異なった衛星からの信号に基づいて時刻パルスの発生タイミングを求めることにより生じる誤差の問題を解消して信号到来時間差を高精度に測定する。 - 特許庁

The liquid crystal display controller comprises: a first oscillator 435 and a second oscillator 436 for different dot clock frequencies; a VDP 80 for transmitting synchronizing signals based on the inputted dot clock frequency to the liquid crystal display device 36 together with image data; and an analog switch IC 438 for connecting one of the two oscillators to the VDP 80.例文帳に追加

液晶表示制御装置は、異なるドットクロック周波数を第一発振器４３５及び第二発振器４３６と、入力されたドットクロック周波数に基づいた同期信号を画像データと共に液晶表示装置３６へ送信するＶＤＰ８０と、２つの発振器の内のいずれか一方をＶＤＰ８０へ接続するアナログスイッチＩＣ４３８とを備えている。 - 特許庁

A signal A acquired by synchronizing a pulse signal generated corresponding to rotor displacement of a motor 2 by an encoder 1 with a clock signal CLK by a flip-flop 7 is outputted, and the edge of the synchronous signal A is detected by an EXOR gate 11, and each level of the synchronous signal A and the pulse signal is compared by a comparator circuit 18 during a rising edge of the clock signal CLK.例文帳に追加

エンコーダ１がモータ２のロータ変位量に応じて発生させるパルス信号を、フリップフロップ７によりクロック信号ＣＬＫに同期させた信号Ａを出力し、ＥＸＯＲゲート１１により同期信号Ａのエッジを検出し、比較回路１８により同期信号Ａと前記パルス信号とのレベルを、クロック信号ＣＬＫの立上りエッジ間に比較する。 - 特許庁

A TDLL generates a clock tclk0 and a tclk90 having 90° phase difference from the tclk0 on the basis of a supply clock CTM and accurately and easily makes the phase delay between the CFM and the transmission data 90° by synchronizing the CFM with the tclk0 by a CFM transmission circuit being the same as a transmission circuit and transmitting the CFM to a memory side.例文帳に追加

ＴＤＬＬは供給クロックＣＴＭに基づいて、クロックｔｃｌｋ０と、このｔｃｌｋ０に対して９０度の位相差があるｔｃｌｋ９０を生成し、しかも、ＣＦＭを送信回路と同一のＣＦＭ送信回路によりｔｃｌｋ０に同期してメモリ側に送信することにより、ＣＦＭと送信データの間の位相遅延を正確且つ容易に９０度とする。 - 特許庁

Also, the filter circuit 11a is alternatively allowed to be constituted of a circuit making variable the signal frequency band passed by the frequency of the band control signal supplied by the filter control circuit 13, and the filter control circuit 13 is constituted of a phase synchronizing circuit 13 for generating a clock signal synchronized with the output signal of this filter circuit to make the clock signal be the band control signal.例文帳に追加

また、フィルタ回路１１ａは、フィルタ制御回路１３により供給される帯域制御信号の周波数によって通過する信号周波数帯域を可変とする回路で構成しても良く、フィルタ制御回路１３は、そのフィルタ回路の出力信号に同期したクロック信号を発生し帯域制御信号とする位相同期回路１３で構成される。 - 特許庁

When CI (Configuration Information) which is added to the encoded frame and shows a form of encoding is correctly received (step 41e), and when STC (System Time Clock) being a reference synchronizing signal of the decoding/reproducing device is reset (step 41g), received PTS is judged to be correct.例文帳に追加

符号化されたフレームに付加され、その符号化の形式を表すＣＩ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｉｎｆｏｒｍａｔｉｏｎ）を正しく受信した際（ステップ４１ｅ）、及び、復号再生装置の基準同期信号であるＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）のリセットが行われる際（ステップ４１ｇ）には、受信したＰＴＳは正しいと判断する。 - 特許庁

That is, a shift register 105 of the serial bus interface sections converts the serial data SDA into parallel data PDA synchronously with the serial clock SCL and a 2nd buffer 107 latches the parallel data PDA converted from the serial data SDA by the shift register 105 synchronously with the vertical synchronizing signal VS.例文帳に追加

即ち、シリアルバスインタフェース部のシフトレジスタ１０５により、シリアルクロックＳＣＬに同期してシリアルデータＳＤＡをパラレルデータＰＤＡに変換し、シフトレジスタ１０５によって変換されたパラレルデータＰＤＡを、垂直同期信号ＶＳに同期して第２バッファ１０７にラッチする。 - 特許庁

To provide a PIAFS(PHS Internet Access Forum Standard) protocol monitor unit and a PIAFS protocol monitor method that can extract a PIAFS frame by using PCM data for PIAFS data communication and a synchronizing clock and provide an environment of monitoring PIAFS communication data up to the PIAFS version 2.1.例文帳に追加

本発明は、ＰＩＡＦＳデータ通信を行うＰＣＭデータと同期クロックとだけでＰＩＡＦＳフレームを抽出することができ、ＰＩＡＦＳ２．１版までのＰＩＡＦＳ通信データをモニタする環境を提供できるＰＩＡＦＳプロトコルモニタ装置およびＰＩＡＦＳプロトコルモニタ方法を提供する。 - 特許庁

Further, a 2nd communication line 220 may be used in common to transmit a synchronizing clock needed to perform the on-chip debugging with the pin-saving type debugging tool and transmit the run/break signal signal indicating whether the CPU is in the run state or break state.例文帳に追加

また第２の通信ライン２２０を、省ピン型のデバッグツールとオンチップデバッグを行う際に必要な同期用クロックの送信と、ＣＰＵの状態がｒｕｎ状態又はブレーク状態のいずれであるのかを示すｒｕｎ／ブレーク状態信号の送信とに共用するように構成してもよい。 - 特許庁

To provide a remote supervision and control system provided with a means for modifying internal clocks of a plurality of slave station devices which are connected by a communication line network in which a data residence time sequentially changes, have the internal clocks and are scattered with reference to a master station master clock and synchronizing the internal clocks of the slave station devices.例文帳に追加

データ滞留時間が逐次変化する通信回線網により接続され内部時計を持ち散在する複数の子局装置の内部時計を親局マスタ時計を参照して修正し、子局装置の内部時計を同期させる手段を備えた遠隔監視制御システムを提供する。 - 特許庁

To provide a rate fraction type timing signal generator capable of synchronizing with a frequency and a phase of a clock signal fed from another signal generator having different frequency resolution and to provide a semiconductor integrated circuit testing device having the timing signal generator.例文帳に追加

異なる周波数分解能を有する他の信号発生装置から供給されるクロック信号の周波数や位相に同期可能な、レート端数方式のタイミング信号発生装置、及び当該タイミング信号発生装置を備えた半導体集積回路試験装置を提供する。 - 特許庁

A timing control section 113 controls a reference signal generating means 112 to generate a reference signal in a phase timing different from each N symbol period and the synchronizing circuit is synchronously with the received signal by revising a synchronization clock with a phase difference detected from a difference of average correlation values in each timing.例文帳に追加

基準信号発生手段で１１２をタイミング制御部１１３で制御して、Ｎシンボル期間毎に異なる位相タイミングで基準信号を発生し、各々のタイミングでの平均相関値の差から検出した位相差で同期クロックを変更することで、受信信号と同期する。 - 特許庁

The video data signals are read from FIFO memory circuits 3-1 to 3-n according to a read clock signal, a system field signal, etc., and a read reset signal from a CLK circuit 5, pseudo synchronizing signals are added to the video data signals at a P/S circuit 6 and pseudo HDTV serial digital video signals are outputted.例文帳に追加

ＣＬＫ回路５からの読出しクロック信号、システムフィールド信号等、読出しリセット信号に従って、ＦＩＦＯメモリ回路３−１〜３−ｎから映像データ信号を読出し、Ｐ／Ｓ回路６では擬似的な同期信号を付加して、擬似ＨＤＴＶシリアルデジタル映像信号を出力する。 - 特許庁

A PLL circuit part comprising a phase comparator 5, a low-pass filter 6, a voltage-controlled oscillator 7, and a frequency divider 8 is placed in operation with an external input clock when the digital video signal is inputted, and with an external input horizontal synchronizing signal when the analog video signal is inputted.例文帳に追加

位相比較器５、ローパスフィルタ６、電圧制御発振器７、分周器８からなるＰＬＬ回路部を、ディジタル映像信号入力時では外部入力クロックによって動作させ、アナログ映像信号入力時では外部入力水平同期信号によって動作させる。 - 特許庁

The command controlling parts output the address buffer controlling signal synchronizing with a clock signal when the delay controlling signal is in an inactive state and the command is in a usual mode wherein the command is a write command or a read command and when the delay controlling signal is in an active state and in a write command delay operating mode.例文帳に追加

コマンド制御部は、遅延制御信号がインアクティブ状態で、コマンドがライトコマンド又はリードコマンドである通常動作モードのときと、遅延制御信号がアクティブ状態で、ライト命令遅延動作モードのときに、クロック信号に同期してアドレスバッファ制御信号を出力する。 - 特許庁

A control section 12 controls start of video recording in the video recording section 15 according to a result of detection of the synchronizing signal in the synchronization detection section 11, a result of detection of the video signal in the video level detection section 14, and the time data outputted from the clock 13.例文帳に追加

制御部１２は同期検出部１１における同期信号の検出結果と映像レベル検出部１４における映像信号の検出結果と時計１３の出力する時刻データとにしたがって映像記録部１５における映像記録を開始するよう制御する。 - 特許庁

A nonvolatile memory module (100A) has memory cells (102), and a write-in control circuit (110A) in which trimming information is written in memory cells (102) based on boosting voltage (VPP) generated by an external trimming data write-in circuit (500) synchronizing with an external clock signal (SCLK).例文帳に追加

不揮発性メモリ・モジュール（１００Ａ）は、メモリセル（１０２）と、外部クロック信号（ＳＣＬＫ）に同期して、外部のトリミングデータ書込み回路（５００）で生成された昇圧回路（ＶＰＰ）に基づいてトリミング情報をメモリセル（１０２）に書き込む書込制御回路（１１０Ａ）とを有する。 - 特許庁

An SOF counter 21 and a TEL frame counter 22 respectively count frame synchronizing signals of an SOF and a 2nd (TEL sid) CODEC 4, a comparator arithmetic unit 23 conducts comparison arithmetic operations, and a frequency selector 28 receiving the result of the comparison arithmetic operation selects a drive speed (clock) of a 1st (PC side) CODEC 3.例文帳に追加

ＳＯＦと第２（ＴＥＬ側）ＣＯＤＥＣ４のフレーム同期信号を夫々ＳＯＦカウンタ２１およびＴＥＬフレームカウンタ２２によりカウントし、比較演算器２３により比較演算を行い、その結果に基づき周波数セレクタ２８により第１（ＰＣ側）ＣＯＤＥＣ３の駆動スピード（クロック）を切り替える。 - 特許庁

When serial data to be transmitted are configured, such that in transmission/reception of the serial data, a plurality of bits of 0 or 1 are in succession, like "00..." or "11...", the duty ratio of a synchronizing clock 121 that a transmission side 100 outputs is varied according to the number of successive bits.例文帳に追加

シリアルデータの送受信の際に、送信したいデータが、例えば“００…”又は“１１…”のように０又は１が複数ビット連続しているような構造である場合、連続しているビット数に応じて送信側１００が出力する同期クロック１２１のデューティ比を変更する。 - 特許庁

To avoid useless switching operation of a synchronization shift register and to reduce power consumption, in a synchronization circuit which is provided with a reception register which takes in data from a transmitting side device and holding it and a synchronization shift register which shifts holding data of this reception register synchronizing with an internal clock.例文帳に追加

送信側装置からデータを取り込んで保持する受信レジスタと、この受信レジスタの保持データを内部クロックに同期してシフトする同期化シフトレジスタとを備えた同期化回路において、同期化シフトレジスタの無駄なスイッチング動作を回避し、消費電力を低減する。 - 特許庁

To provide a signal transceiving system that can accurately transfer a signal at a high-speed by synchronizing a clock signal with a signal arrived in its own station within a signal confirmation time width so as to avoid the effect of delay time fluctuations of a receiving circuit cased by collision of edges of a transmission signal.例文帳に追加

自局に到着した信号の信号確定時間幅内にクロック信号を同期させることにより、送信信号のエッジ部同士が衝突することに起因する受信回路の遅延時間変動の影響を受けず、高速に且つ正確な信号転送が可能となる。 - 特許庁

When a signal synchronization circuit 5 receives an external command signal A, the signal synchronization circuit 5 synchronizes the external command signal A by using a trailing edge of a vertical synchronizing signal of an image pickup camera 1 for a clock to provide a recording command signal with a pulse width equivalent to one frame period to a buffer memory 2.例文帳に追加

信号同期化回路５に外部指令信号Ａが入力されると、信号同期化回路５は、撮像カメラ１の垂直同期信号の立下りエッジをクロックに用いて外部指令信号Ａに同期をかけて、一フレーム期間相当のパルス幅の記録指令信号をバッファメモリ２に送る。 - 特許庁

Only a first pre-pit in a frame being a source of a synchronizing signal from an extracted pre-pit, the phase of a wobble signal is adjusted by a pre-pit signal detected for the particular number of times for a prescribed period, and a recording clock is generated by using the wobble signal whose phase is adjusted.例文帳に追加

抽出されたプリピットから同期信号の元となるフレーム内の1番目のプリピットのみを検出し、一定周期で特定回数検出されたプリピット信号によりウォブル信号の位相調整を行い、位相調整されたウォブル信号により記録クロックを生成する。 - 特許庁

A transmission part 11 for performing radio communication with a base station and an application part 12 for performing an application operation are connected through a communication network and data are transferred between the transmission part 11 and the application part 12 according to a data transfer clock which is the synchronizing signal of the communication network.例文帳に追加

基地局との無線通信を行う伝送部１１とアプリケーション動作を行うアプリケーション部１２とが通信網を介して接続された構成を有し、通信網の同期信号であるデータ転送クロックにしたがって、データを伝送部１１およびアプリケーション部１２間で転送する。 - 特許庁

To provide a method of forming the macro-block library for logical simulation capable of setting a proper delay time not including the excess margin, to a macro-block wherein a clock control circuit is inserted between a macro-clock input terminal and a synchronizing output circuit, and to provide a layout designing method capable of easily eliminating the timing error, and remarkably shortening a time for designing.例文帳に追加

マクロクロック入力端子と同期化出力回路との間にクロック制御回路が挿入されているマクロブロックに対して、過剰なマージンを含まず適切な遅延時間を設定することが可能な論理シミュレーション用マクロブロックライブラリの作成方法と、このライブラリを用いて、タイミングエラーを容易に解消し設計期間を大幅に短縮することが可能なレイアウト設計方法とを提供する。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

In the receiver, a reception pulse signal generation circuit 112 generates a reception pulse signal by reproducing a short pulse based on a received signal, a synchronizing circuit 114 synchronizes a clock signal with the reception pulse signal to generate a synchronous output signal, and a demodulator circuit 115 generates a demodulated signal using the synchronous output signal from the synchronizing circuit 114 and the reception pulse signal from the reception pulse signal generation circuit 112.例文帳に追加

受信装置において、受信パルス信号生成回路１１２が受信信号に基づき短パルスを再現して受信パルス信号を生成し、同期回路１１４がクロック信号を受信パルス信号により同期して同期出力信号を生成し、復調回路１１５が同期回路１１４からの同期出力信号と受信パルス信号生成回路１１２からの受信パルス信号とにより復調信号を生成する。 - 特許庁

This semiconductor memory to which a clock signal CLK, an address signal and signals for a command bWE, bCS and bRASCAS are inputted and which writes or reads data to/from a memory cell designated by the address signal, fetches the address signal and the signals for a command and writes and reads the data while synchronizing with both the rise and the fall of the clock signal is provided.例文帳に追加

クロック信号ＣＬＫ、アドレス信号、コマンド用信号ｂＷＥ、ｂＣＳ、bRASCASが入力され、前記アドレス信号によって指定されたメモリセルに対してデータの書き込みまたは読み出しを行い、かつ前記コマンド用信号をデコードして動作を指定する半導体メモリであって、前記アドレス信号、コマンド用信号の取り込み、及び前記データの書き込みと読み出しを、前記クロック信号の立ち上がりと立ち下がりの両方に同期して行う。 - 特許庁

The timing generator 15 comprises an imaging rate control signal generator 13 for generating an imaging rate control signal synchronizing with a prescribed system clock from an imaging rate target value set signal, and an electronic shutter compatible device 14 for converting a rotary shutter aperture angle set signal to generate an electronic shutter control signal.例文帳に追加

そして、前記タイミングジェネレータ１５は、撮像レート目標値設定信号から所定のシステムクロックに同期した撮像レート制御信号を生成する撮像レート制御信号生成器１３と、ロータリシャッタ開口角設定信号を変換して電子シャッタ制御信号を生成する電子シャッタ互換器１４とを具備している。 - 特許庁

When no transfer request is made from a group of first circuit modules in a prescribed period designated by the set value of the register, the router stops the synchronizing clock signal of the circuit section which processes the transfer request from the group of first circuit modules until the transfer request is newly made from the group of first circuit modules.例文帳に追加

ルータは、レジスタの設定値で指定される所定期間に一群の前記第１回路モジュールから転送要求がないとき、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分の同期クロック信号を停止する。 - 特許庁

When a user depresses a safe area zoom button, a control processing part 16 calculates the horizontal and vertical start positions of the converter 12 and horizontal and vertical enlargement ratios on the basis of the values of a horizontal synchronizing signal and a dot clock which are detected by the video signal adjusting part 14 and changes a conversion condition of the converter 12.例文帳に追加

ユーザがセーフエリアズームボタンを押すと、制御処理部１６は、映像信号調整部１４で検出した水平同期信号の値およびドットクロックの値に基づいてコンバータ１２の水平、垂直方向の開始位置、および、水平方向および垂直方向の拡大倍率を計算し、コンバータ１２の変換条件を変更する。 - 特許庁

A section position indicating ECC of (N-1)th of output NRZI synchronizing to a recording clock is made a second error check point, by judging an error at the first error check point, even if a transfer error is caused in the Nth ECC processing on a memory controller, recording of ECC unit to the (N-1)th can be performed.例文帳に追加

記録クロックに同期した出力ＮＲＺＩの（Ｎ−１）番目のＥＣＣを示す区切り位置を第２エラーチェックポイントとし、第１エラーチェックポイントでのエラーを判断することより、メモリコントローラ上でＮ番目のＥＣＣ処理で転送エラーが発生しても、（Ｎ−１）番目までのＥＣＣ単位の記録を行うことができる。 - 特許庁

In a hunting state wherein the state transition decision circuit 43 cannot find a frame synchronous pattern, a synchronizing clock is supplied to the detecting circuit 41 and decision circuit 43 only when the circuit is enabled with the receive frame enable signal 52.例文帳に追加

そして、状態遷移判定回路４３によりフレーム同期パタンが見つからずに探している状態であるハンチング状態のときには、この受信フレームイネーブル信号５２によってイネーブル状態にあるときのみ同期クロックをフレーム同期パタン検出回路４１および状態遷移判定回路４３に供給する。 - 特許庁

The DSP 51 supplies a serial clock signal SCK and and a word synchronizing signal WS to all A/D converters 53, shift registers 54, and latch circuits 55 of the respective ASICs 52 individually, and parallel inputs of A/D values and parallel outputs of PWM values, and further data of them are transferred in synchronism with those signals.例文帳に追加

ＤＳＰ５１から、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳが、各ＡＳＩＣ５２におけるすべてのＡ／Ｄ変換器５３、シフトレジスタ５４及びラッチ回路５５に個々に供給され、これらの信号に同期して、Ａ／Ｄ値のパラレル入力及びＰＷＭ値のパラレル出力、さらには、これらのデータの転送がなされる。 - 特許庁

Also, at the time of switchover processing to the normal mode, after power voltage is stabilized following the initialization of the CPU 1 in the process of power voltage rising, on confirming clock synchronization for synchronizing each circuit provided in its own-unit, the power saving controller decides the own-unit is in an operable condition.例文帳に追加

通常モードに切り替える処理の際にも、省電力制御部は、電源電圧の立ち上がりの過程において、ＣＰＵ１を初期化して電源電圧が安定後、自装置が有する各回路の同期を取るためのクロックが同期していることを確認すると、自装置が動作可能な状態であると判断する。 - 特許庁

An output clock signal 304 outputted from a frequency synchronizing section 300 is sent to Alice 100 via a classic channel 403 in an optical fiber transmission line 400, simultaneously returned from a returning section 500 and sent again to Bob 200 via the classic channel 402 in the optical fiber transmission line 400.例文帳に追加

周波数同期部３００から出力される出力クロック信号３０４は光ファイバ伝送路４００中の古典チャネル４０２を介してアリス１００へ送られると同時に、折り返し部５００から折り返されて再び光ファイバ伝送路４００中の古典チャネル４０２を介してボブ２００に送られる。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

An output circuit 10 comprises a latch circuit 11 latching the data synchronizing with a clock, a phase difference adjusting circuit 12 which can adjust difference between a rise phase and a fall phase of an output of the circuit 11 responding to a control signal, and an output buffer 13 to which an output of the circuit 12 is supplied.例文帳に追加

出力回路１０はクロックに同期して上記データをラッチするラッチ回路１１と、回路１１の出力の立ち上がり位相と立ち下がり位相の差を制御信号に応答して調整可能な位相差被調整回路１２と、回路１２の出力が供給される出力バッファ回路１３とからなる。 - 特許庁

To provide an integrated circuit having an improved synchronizing characteristic, comparatively reducing a space area occupied by clock circuit constitution and circuits related to the constitution on an integrated circuit chip, shortening time required for data to pass a latch, and capable of increasing the number of functions allowed to be executed on the chip.例文帳に追加

改良された同期特性を有し、クロック回路構成およびそれに関連する回路がチップ上で占有する空間の量が比較的少なく、データがラッチを通過するために必要な時間が短く、集積回路チップ上で実行することができる機能の数を増大し得る集積回路を提供する。 - 特許庁