「synchronizing clock」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

Each switching edge of attached data superimposed on the VBI data is detected and a sampling clock whose phase is set again on the basis of the detected switching edge is generated so as to extract the VBI data with high accuracy without receiving accumulated effects of fluctuation or missing of a synchronizing signal and superimposed data due to jitter of a transmission path and a VTR.例文帳に追加

重畳されているＶＢＩ付加データの切替りエッジを検出し、検出した切替りエッジを素にサンプリングクロックの位相を再設定したクロックを生成する事で、伝送経路やＶＴＲのジッタによる同期信号や重畳データの揺れや欠けの影響を蓄積して受ける事無く、精度良くＶＢＩデータを抽出する事が出来る。 - 特許庁

To accurately apply circuit processing to a received optical pulse signal without malfunction even when a phase of a clock pulse of a light receiving side is advanced or delayed with respect to an input pulse signal by generating a synchronizing signal in a pseudo way even in the case of an asynchronous type photoelectric sensor wherein an oscillation circuit is respectively provided on a light projection side and a light receiving side.例文帳に追加

投光部側と受光部側にそれぞれ発振回路を有している非同期型の光電センサの場合でも、擬似的に同期信号を作成して、入力パルス信号に対して受光部側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずに、受光したパルス信号を正確に回路処理できるようにすること。 - 特許庁

In a test container 1 inserted to a container holding means 2, by a lighting circuit 5, a first light emitting source LD1 and a second light emitting source LD2 are alternately lighted by synchronizing signals originated by a built-in clock and infrared light and red visible light are alternately projected to a simple S (fluid to be measured containing blood) inside the test container 1.例文帳に追加

容器保持手段２に挿入された試験容器１に点灯回路５により、内蔵するクロックが発する同期信号でもって、第１の発光源ＬＤ１と第２の発光源ＬＤ２とを交互に点灯し、試験容器１内のサンプルＳ（血液を含む被測定液）に赤外光と赤色可視光とを交互に投射させる。 - 特許庁

Three signal lines, that is, a signal line 25 for a transmission clock CLK for synchronizing data transmission, a signal line 26 for actual serial data DS to be transmitted, and a signal line 27 for a start pulse FSP indicating start to the frame of the actual data are arranged between an MPEG video decoder 21a and a display controller 22.例文帳に追加

ＭＰＥＧビデオデコーダ２１ａからディスプレイコントローラ２２には、データ伝送用に同期をとらせるための伝送クロックＣＬＫ用の信号線２５と、伝送の対象となるシリアルの実データＤＳ用の信号線２６と、実データのフレームに対してスタートを示すスタートパルスＦＳＰ用の信号線２７の計３本の信号線を設けている。 - 特許庁

To provide a phase-locked oscillator for realizing a high-speed phase synchronism in the case of utilizing an LPF (low-pass filter) provided on the phase-locked oscillator, particularly also as a filter for eliminating noise superimposed on a reference input clock with respect to the phase-locked oscillator that is used for a transmission apparatus or the like constituting a digital synchronizing network.例文帳に追加

ディジタル同期網を構成する伝送装置等において用いられる位相同期発振器に係わり、特に位相同期発振器が備えるＬＰＦを、基準となる入力クロックに重畳される雑音を除去するフィルタとしても利用する場合において高速位相同期を実現する位相同期発振器を提供することを目的とする。 - 特許庁

To evade the machine locking of an image processing apparatus by inhibiting the execution of a prescribed operation accompanied by the transfer of image data under the condition that the transfer of the image data cannot be normally processed, in the image processing apparatus for transferring the image data within the apparatus by a clock synchronizing serial transfer system.例文帳に追加

クロック同期シリアル転送方式により装置内における画像データの転送が行われる画像処理装置であって，その画像データの転送を正常に処理し得ない状況下における画像データの転送を伴う既定動作の実行を禁止することにより当該画像処理装置のマシンロックを回避することのできる画像処理装置を提供すること。 - 特許庁

A command latch circuit 100 to which an access command READ CMD is inputted outputs a low level pulse synchronizing with an external clock CLK, outputs an internal pre-charge signal PRE of a low level through a NAND gate 11 and a NAND gate 75 of a test mode sequence circuit 10, and resets an activation signal WL of a work line from a control circuit 200.例文帳に追加

アクセスコマンドＲＥＡＤ ＣＭＤが入力されたコマンドラッチ回路１００は、外部クロックＣＬＫに同期してローレベルパルスを出力し、テストモードシーケンス回路１０のＮＡＮＤゲート１１及びＮＡＮＤゲート７５を介してローレベルの内部プリチャージ信号ＰＲＥを出力して、制御回路２００からワード線の活性化信号ＷＬをリセットする。 - 特許庁

This semiconductor device is provided with a memory control part 10 capable of controlling the external memory 61 having a plurality of banks each of which can independently be controlled by synchronizing it with a clock, a plurality of buses 4, 24, 20 connected to the memory control part and a circuit module provided corresponding to each of the plurality of buses and capable of instructing memory access.例文帳に追加

半導体装置は、各々独立に制御可能な複数バンクを持つ外付けメモリ６１をクロックに同期して制御可能なメモリ制御部１０と、前記メモリ制御部に接続された複数のバス４，２４，２０と、前記複数のバスの各々に対応して設けられメモリアクセスを指示することが可能な回路モジュールとを備える。 - 特許庁

To provide an image reader capable of synchronizing various kinds of control signals without changing circuit constitution in the case of having changed the ratio of the driving frequency of a photoelectric conversion means and an input clock frequency, the number of the output channels of the photoelectric conversion means, adjusting precision with respect to the pulse width and the phase of a control signal, etc.例文帳に追加

光電変換手段の駆動周波数と入力クロック周波数との比、光電変換手段の出力チャンネル数、および制御信号のパルス幅と位相に対する調整精度などを変更した場合に、回路構成を変更することなく各種制御信号の同期をとることができる画像読み取り装置を提供すること。 - 特許庁

A method of synchronizing two clocks coupled respectively to ingress and egress interfaces 6, 7 of a packet network 1, includes processes of: calculating a minimum packet transit time over the network in each of successive time intervals; and varying the frequency of the second clock so as to track variations in the minimum packet transit time.例文帳に追加

パケットネットワーク１の入口および出口インターフェイス６、７にそれぞれ結合した第一及び第二クロックを同期させる方法であって、前記方法は、ネットワーク１上の連続した時間間隔における最短パケット伝送時間を計算する処理と、最短パケット伝送時間の変動を追跡するように、第二クロックの周波数を変える処理を含む。 - 特許庁

A cellular phone 100 comprises a GPS receiving function section 29 for measuring the period until a GPS signal reaches an antenna 28 from a GPS satellite, and a cellular phone function section 1 having a function of performing communication processing via a cellular phone network and network-synchronizing a system clock signal 10 used in the communication processing to the cellular phone network.例文帳に追加

携帯型電話機１００は、ＧＰＳ信号がＧＰＳ衛星からアンテナ２８に到達するまでの時間を計測するＧＰＳ受信機能部２９と、携帯電話網を介して通信処理を行うとともに、該通信処理で用いるシステムクロック信号１０を携帯電話網に網同期させる機能を有する携帯電話機能部１とを備える。 - 特許庁

At the time of transmission under the voice conference, the voice conference devices 101A to 101E supervise vacant states of frequency bands which are declared by itself, and if there are vacant bands, they perform broadcast transmission of the voice communication signal which modulates a carrier wave signal of the frequency band by a voice communication signal superimposing on an AC power signal synchronizing with the reference clock signal.例文帳に追加

音声会議中の送信時には、音声会議装置１０１Ａ〜１０１Ｅは、自身が宣言した周波数帯域の空き状況を監視し、空きがあれば、基準クロック信号に同期して、該当する周波数帯域の搬送波信号を収音信号で変調した音声通信信号をＡＣ電力信号に重畳させてブロードキャスト送信する。 - 特許庁

A thermal driving circuit for the thermal head comprising: A memory circuit (F1) for high or low memory signal outputs (1) upon clock countdown that stores and updates the dot information (DATA); a gate (G1) which outputs chopped signals synchronizing with clock signals when the memory signal (1) is high and always outputs high signals when the memory signal (1) is low; and an AND gate (G2) which outputs the AND signal to heating element (H) of the thermal head as driving signals for heating element (H) of the thermal head by inputting output of this gate, clock signals and dot information data (DATA). 例文帳に追加

ドット情報データ（DATA）をクロック信号の立下りのつど記憶・更新して該ドット情報データに応じたハイまたはローの記憶信号(１)を出力する記憶手段（Ｆ１）、この記憶手段(F１)の記憶信号(１)とクロック信号とチョッピングパルスとを入力し、記憶信号(１)がハイの時にはクロック信号と同期してチョッピングされた信号(２)を出力し、記憶信号(１)がローの時には常にハイの信号を出力するゲート(G１)、このゲート(G１)の出力とクロック信号とドット情報データ（DATA）とを入力し、これらのアンド信号をサーマルヘッドの発熱素子(H)の駆動信号(３)としてサーマルヘッドの発熱素子(H)に出力するアンドゲート(G２)、とからなるサーマルヘッドの駆動回路。 - 特許庁

Relating to a synchronous memory device inputting an address and a command synchronizing with a clock and the prescribed strobe signal and a memory module 10 incorporating it, the device is characterized by that recording means 40, 80 recording address signals of the prescribed cycles and a command signal are provided in a memory device or on a memory module and these signals of the prescribed cycles are always recorded and held in a recording means.例文帳に追加

クロックや所定のストローブ信号に同期してアドレスやコマンドを入力する同期型メモリデバイスMD及びそれを搭載するメモリモジュール１０において、メモリデバイス内に又はメモリモジュール上に、所定サイクル分のアドレス信号やコマンド信号を記録する記録手段４０，８０を設け、所定サイクル分のそれらの信号を常に記録手段内に記録して保持することを特徴とする。 - 特許庁

When a frequency that the detection signal for synchronizing data is detected out of a periodical detection window produced on the basis of a recording channel clock, or a frequency not detected in the detection window becomes the predetermined threshold or more, the start of the recording is once stopped and the recording can be started from the more reliable state by doing over again the recording start operation.例文帳に追加

このデータ同期用検出信号が、記録チャネルクロックを基に生成される周期的な検出ウィンドウの外に検出される回数または検出ウィンドウ内に検出されない回数が予め定められた閾値以上になったときに、記録の開始を一旦取り止め、再度記録開始動作をし直すことで、より確実な状態から記録を開始することができる。 - 特許庁

The digital signal receiver of this invention is configured with a signal input section 13 that receives a digital signal, a signal detection means 14 that detects the presence of the digital signal, a synchronization detection means 15 that detects a synchronizing signal for the digital signal and a predetermined clock signal, and a display means 17 that displays the presence of the digital signal and synchronization detection information.例文帳に追加

本発明のデジタル信号受信装置は、デジタル信号を入力する信号入力部１３と、デジタル信号の有無を検出する信号検出手段１４と、デジタル信号と予め定めたクロック信号との同期信号を検出する同期検出手段１５と、デジタル信号の有無、および同期検出情報を表示する表示手段１７とを備えた構成とした。 - 特許庁

The method for recording and reproducing comprises a step of generating a binary signal by thresholding the reproduced signal, a step of generating a signal synchronized with a clock signal by using the binary signal, a step of measuring deviations between the binary signals and the synchronizing signals, and a step of varying the parameters of a recording pulse, based on the deviation.例文帳に追加

本発明による記録再生方法は、再生信号を２値化することによって２値化信号を生成するステップと、前記２値化信号を用いて、クロック信号に同期した同期信号を生成するステップと、前記２値化信号と前記同期信号との間のずれ量を測定するステップと、前記ずれ量に基づいて記録パルスのパラメータを変化するステップとを包含する。 - 特許庁

In the system, when normal transmission of time information 11 by an information means becomes unavailable, the time synchronizing device 1 informs of the effect, and the device 1 secures continuity of time, after the normal transmission of the time information becomes available by a correction clock generation part 8, and the time information 11 is supplied again from the time synchronization device 1 during continuous system operation.例文帳に追加

時刻同期化装置１が、通知手段によって正常に時刻情報１１を送信することができなくなった場合にその旨を知らせ、補正クロック生成部８によって正常に時刻情報を送信することができるようになった後の時刻の連続性を確保し、システムの運用継続中に再び時刻同期化装置１から時刻情報１１の供給を受ける。 - 特許庁

The video signal processor 1 decides whether to set a sampling frequency after resampling at a first frequency f_CKL obtained by multiplying a horizontal synchronizing frequency of the composite video signal or at a second frequency f_CKV obtained by multiplying a frequency of the auxiliary digital data signal when resampling a component video signal sampled by a burst lock clock signal.例文帳に追加

映像信号処理装置１は、バーストロッククロック信号によりサンプリングされたコンポーネント映像信号をリサンプリングする際に、リサンプリング後のサンプリング周波数をコンポジットビデオ信号の水平同期周波数の逓倍に設定された第１の周波数ｆ_ＣＫＬとするか、又は、補助ディジタルデータ信号の周波数の逓倍に設定された第２の周波数ｆ_ＣＫＶとするかを選択可能とした。 - 特許庁

This DDR SDRAM is provided with a test mode entry signal generating circuit making a test mode entry signal TMODE a 'H' level in accordance with that a first command CMDA, a second command CMDB, a test mode entry set command TMESA, a third command CMDC, and a test mode register set command TMRSA are inputted continuously synchronizing with a rise edge of a clock signal CLK.例文帳に追加

このＤＤＲ ＳＤＲＡＭは、第１コマンドＣＭＤＡ、第２コマンドＣＭＤＢ、テストモードエントリセットコマンドＴＭＥＳＡ、第３コマンドＣＭＤＣ、およびテストモードレジスタセットコマンドＴＭＲＳＡがクロック信号ＣＬＫの立上がりエッジに同期して連続的に入力されたことに応じてテストモードエントリ信号ＴＭＯＤＥを「Ｈ」レベルにするテストモードエントリー信号発生回路を備える。 - 特許庁

The 1st image signal adjustment section adjusts a horizontal blanking period of the image signal before adjustment to be a prescribed period or over while keeping a horizontal synchronizing signal period and a horizontal valid pixel number of the image signal before adjustment by increasing a frequency of a dot clock signal to sample the image signal before adjustment when the horizontal blanking period of the image signal before adjustment is shorter than a prescribed period.例文帳に追加

第１の画像信号調整部は、調整前画像信号の水平ブランキング期間が所定の期間より小さい場合に、調整前画像信号をサンプリングするドットクロック信号の周波数を大きくすることにより、調整前画像信号の水平同期期間と水平有効画素数とを維持したまま調整前画像信号の水平ブランキング期間を所定の期間以上となるように調整する。 - 特許庁

The microcomputer comprises a nonvolatile memory for storing optimization data to be used to optimize the operation of the microcomputer and an optimization circuit for synchronizing with a first clock to read memory optimization data being the optimization data to be used to optimize the operation of the nonvolatile memory from the nonvolatile memory and executing the operation optimization of the nonvolatile memory on the basis of the memory optimization data.例文帳に追加

マイクロコンピュータの動作の最適化に用いられる最適化データを格納する不揮発性メモリと、第１クロックに同期して前記不揮発性メモリから、前記不揮発性メモリの動作の最適化に用いられる最適化データであるメモリ最適化データを読み出し、前記メモリ最適化データに基づいて前記不揮発性メモリの動作の最適化を実行する最適化回路とを具備するマイクロコンピュータを構成する。 - 特許庁

A display clock generating circuit 140 outputs a base signal when a value indicated by the time signal reaches a prescribed value, a display control circuit 150 provides image data stored in a frame buffer and renewed by a reception of the communication packet at a synchronizing frequency determined based on the standart signal, and a display displays the image data outputted from the display control means on a screen.例文帳に追加

そして表示クロック生成回路１４０が、その時刻信号により示される値が所定値に達した際に基準信号を出力し、表示制御回路１５０がフレームバッファに記憶されてかつ通信パケットの受信により更新される画像データを、基準信号に基づいて定まる同期周波数で出力して、表示器１６０がこの表示制御手段から出力された画像データを画面上に表示する。 - 特許庁

To provide a pulse width modulation signal generation device and an image forming device with the same, that reduce image mackles by synchronizing the start of image data writing with a main scan synchronization signal by a delay circuit having a prescribed number of delay stages and outputting an image signal faithful to the density of the image data by correcting the number of delay stages per basic clock varying in accordance with an operation environment.例文帳に追加

所定の遅延段数を有する遅延回路で、画像データの書き込み開始を主走査同期信号に同期させることによって、画像ぶれを低減させるとともに、動作環境によって変動する基本クロックごとの遅延段数に対して補正を施して、画像データの濃度に忠実な画像信号の出力を行うパルス幅変調信号生成装置及びそれを備えた画像形成装置を提供する。 - 特許庁

The system clock interpolation circuit is provided with a synchronizing signal period detection circuit 7 that detects a period of a synchronization detection pulse 12 independently of a mask operation by a synchronization position mask signal 42 and when the detection circuit 7 confirms that the period of the detected synchronization detection pulse 12 is a normal period, the synchronization is locked again by the synchronization detection pulse 12 to reduce the time until synchronization re-locking.例文帳に追加

同期位置マスク信号４２によるマスク動作とは無関係に同期検出パルス１２の周期を検出する同期信号周期検出回路７を設け、これにより検出した同期検出パルス１２の周期が正規の周期であることが確認された時点で、その同期検出パルス１２による同期の再引き込みを行うことにより、同期再引き込みまでの時間を短縮する。 - 特許庁

The information processor having the DPLL circuit for synchronizing a phase of an internal clock of a LSI has a PLL counter copy for retaining a desired value in a rewritable state from the outside in order to rewrite the internal state of the PLL counter provided by the DPLL circuit and a copy circuit for outputting a timing for writing the value retained by the PLL counter copy as the internal state value of the PLL counter.例文帳に追加

ＬＳＩの内部クロックの位相を所定の基準クロックに同期させるためのＤＰＬＬ回路を有する情報処理装置であって、ＤＰＬＬ回路が備えるＰＬＬカウンタの内部状態値を書き換えるために、所望の値を外部から書き換え可能に保持するＰＬＬカウンタコピーと、ＰＬＬカウンタコピーに保持された値をＰＬＬカウンタの内部状態値として書き込むためのタイミングを出力するコピー回路とを有する構成とする。 - 特許庁