「synchronizing clock」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.例文帳に追加

同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁

Since the reference clocks in the transmission system reproduction and the storage system reproduction in the present invention are generated from a clock of one VCXO 25 in either case, the continuity of a reference clock and a synchronizing signal is maintained even when a reproduction mode is changed and synchronous systems are switched.例文帳に追加

本発明では、伝送系再生および蓄積系再生における基準クロックが、いずれの場合においても１つのVCXO２５のクロックから生成されているので、再生モードが切り替わり、同期システムが切り替わるときでも、基準クロックと同期信号の連続性が保たれる。 - 特許庁

Moreover, the device is provided with: a row scanning units 4 which select the latch units 62; a taking-in unit 9, which receives in order the pixel values held in the latch unit selected by the row scanning unit 4 synchronizing with a predetermined clock; and a delay unit 10, which delays the driving clock of a capturing unit 9 in a plurality of steps.例文帳に追加

また、ラッチ部６２を選択する列走査部４と、列走査部４で選択されたラッチ部に保持された画素値を、所定のクロックに同期して順に取り込む取り込み部９と、取り込み部９を駆動するクロックを複数段階に遅延させる遅延部１０とを備えた。 - 特許庁

To obtain a PLL circuit where a rapid frequency and phase fluctuation of a synchronizing clock being its output can be minimized by minimizing the fluctuation in a feedback voltage to a voltage controlled oscillator when an input clock is interrupted in a phase synchronization state.例文帳に追加

位相同期状態時に入力クロックが断した場合に、電圧制御型発振器へのフィードバック電圧の変動を最小限に抑えることにより、ＰＬＬ回路出力の同期クロックの急激な周波数並びに位相の変動を最小限に抑えることが可能なＰＬＬ回路を提供する。 - 特許庁

The data synchronizing unit synchronizes the first data output from the input buffer unit with an output clock signal in response to the input clock signals and the first data enabling signals and outputs synchronized data as second data and second data enabling signals in response to each of the first data enabling signals.例文帳に追加

データ同期化部は入力クロック信号と第１データイネーブル信号とに応答して入力バッファ部から印加される第１データを出力クロック信号に同期させ、同期されたデータをそれぞれの第１データイネーブル信号に応答して第２データと第２データイネーブル信号として出力する。 - 特許庁

To provide a data transmitter capable of pseudo-synchronizing a transmitting side data clock with a receiving side data clock even in an environment in which clocks cannot be transmitted, sufficiently removing jitters or the like and performing stable data processing operation on the receiving side without omitting data.例文帳に追加

クロックを伝送できない環境においても、送信側と受信側のデータのクロックを擬似的に同期させることができるとともに、十分にジッタ等を除去し受信側でデータの欠落を発生させずに安定したデータ処理動作を行なうことができるデータ伝送装置を提供する。 - 特許庁

An auto-pre-charge control circuit is provided with a clock(CLK) synchronous circuit and an internal delay (tDPLmin) circuit, a delayed signal of either of the clock(CLK) synchronous circuit and the internal delay (tDPLmin) circuit is selected so as to secure a pre-charge time, and a pre-charge command is generated synchronizing with it.例文帳に追加

オートプリチャージ制御回路にクロック（ＣＬＫ）同期式回路と内部ディレイ（ｔＤＰＬｍｉｎ）回路を設けて、プリチャージ時間を確保するよう、クロック（ＣＬＫ）同期式回路と内部ディレイ（ｔＤＰＬｍｉｎ）回路のどちらか遅い信号を選択し、それに同期してプリチャージコマンドを発生する。 - 特許庁

To provide a clock extracting device which can prevent a clock extracted by a phase synchronizing signal generator from causing phase and periodic fluctuations when there are dropouts at the time of reproducing a recording medium and is at a high speed when phase synchronization is fetched again after phase synchronization deviates.例文帳に追加

記録媒体の再生の際のドロップアウト発生時に位相同期信号発生器で抽出されるクロックが位相及び周期変動を起こすことを防止でき、且つ位相同期がはずれてから再度位相同期に引き込むときの速度が速いクロック抽出装置を提供する。 - 特許庁

To obtain an electronic exchange employing a system for slave synchronizing with a network by extracting a synchronization clock signal from receiving line data from the network in which a network synchronization clock signal can be received indirectly from the network without altering a line data receiver in the electronic exchange.例文帳に追加

網からの受信回線データから同期用クロック信号を抽出し、網に従属同期させる方式を採用していた電子交換機で、電子交換機内の回線データ受信装置を変更せずに、網からの網同期用クロック信号を間接的に受信可能とする。 - 特許庁

Synchronously with a vertical synchronizing signal generated by the timing signal generating circuit 105, the control section 121 switches a frequency of the reference timing clock MCLK generated by the multi-output clock generating circuit 110 to a corresponding frequency among a plurality of preset different frequencies.例文帳に追加

制御部１２１は、タイミング信号発生回路１０５が発生する垂直同期信号に同期して、多出力クロック生成回路１１０が生成する基準タイミングクロックＭＣＬＫの周波数を、予め設定されている異なる複数の周波数のうちの対応する周波数に切り換える。 - 特許庁

This DMT(discrete multi-tone) MODEM 600 for receiving a signal transmitted from a transmitter is configured to select a signal used at the time of synchronizing a clock 506 of the DMT MODEM with a clock of the transmitter based on the rate of a signal received from the transmitter and noise.例文帳に追加

送信機から送信された信号を受信するＤＭＴ（ＤｉｓｃｒｅｔｅＭｕｌｔｉ−Ｔｏｎｅ）モデム６００であって、前記送信機から受信した信号の信号対雑音比に基づいて、前記ＤＭＴモデムのクロック５０６を前記送信機のクロックに同期化するときに用いる信号を選択する。 - 特許庁

Furthermore, since the stages are independent of the system clock, the read data path can be run at any CAS latency as long as the re-synchronizing output is built to support it.例文帳に追加

さらに、段はシステムクロックと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 - 特許庁

An analog-to-digital converter 1 converts an input picture signal into digital by using a sampling clock generated from a PLL circuit 7, synchronized with a horizontal synchronizing signal, and setting a frequency dividing ratio N.例文帳に追加

Ａ／Ｄ変換器１は、水平同期信号に同期し、分周比Ｎを設定するサンプリングクロックを発生するＰＬＬ回路７からのサンプリングクロックにより入力映像信号をデジタル変換する。 - 特許庁

To provide a synchronous information storage device which controls its operation timing by using a synchronizing clock, exhibits improved performance by realizing high efficiency processing and realizes small power consumption characterizing the DRAM.例文帳に追加

同期クロックを用いて動作のタイミングを制御する同期型情報記憶装置において、高効率な動作処理から性能の向上を図ると共に、ＤＲＡＭの特徴である低消費電力も実現させる。 - 特許庁

A transmission command 210 of multibyte data is transmitted to devices to be controlled by multicast synchronizing with a clock signal, and multibyte data 213 are transmitted to the devices to be controlled in response to a status response from the devices to be controlled.例文帳に追加

マルチバイトデータの送信コマンド２１０をクロック信号に同期して被制御装置にマルチキャストで送信し、被制御装置からのステータス応答に応じてマルチバイトデータ２１３を被制御装置に送信する。 - 特許庁

This synchronizing type SRAMS1 has a latch function and is provided with input circuits 5-9 controlling take-in of input signals, an internal clock circuit 11, an input receiving signal generating circuit 12, or the like.例文帳に追加

この同期型ＳＲＡＭＳ１には、ラッチ機能を有し、入力信号の取り込みを制御する入力回路５〜９、内部クロック回路１１、入力受信信号生成回路１２等が設けられている。 - 特許庁

To provide a horizontal output generation circuit capable of executing phase correction based on phase difference information between a sampling clock and a synchronizing component signal included in a video signal with the small number of circuits.例文帳に追加

本発明は、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正する水平出力発生回路の実現を目的とする。 - 特許庁

To provide a logical operation processor for stably supplying a common clock, and for easily exchanging each system of a redundant system, and for securing the synchronizing precision of each system.例文帳に追加

共通クロックを安定して供給できるとともに冗長系の各系の交換が容易に行え、しかも各系の同期精度を確保できる論理演算処理装置を提供することである。 - 特許庁

Input serial data Din are supplied from an input terminal 105 to a signal phase converter 104, and a clock CL synchronizing with each bit of the data Din is inputted from the input terminal 106 to the signal phase converter 104.例文帳に追加

信号位相変換器１０４に、入力端子１０５から入力シリアルデータＤinを供給し、入力端子１０６からデータＤinの各ビットに同期したクロックＣＬを入力する。 - 特許庁

A synchronizing frame FRS is continuously transmitted to the second ATM 52 via the broadband Ethernet(R) 4 at predetermined time intervals according to a clock frequency of the first ATM 51.例文帳に追加

さらに、第一のＡＴＭ装置５１のクロックの周波数に基づいて所定の時間間隔で継続的に同期フレームＦＲＳを第二のＡＴＭ装置５２に広域イーサネット４を介して送信する。 - 特許庁

A 1st PLL circuit 230 generates a synchronizing signal CP2 synchronized with the resonance frequency of a resonance scanner 210 and a clock signal MCK having frequency (n) times as high as the signal CP2.例文帳に追加

第１のＰＬＬ回路２３０は、共振スキャナ２１０の共振周波数に同期する同期信号ＣＰ２および同期信号ＣＰ２のｎ倍の周波数を有するクロック信号ＭＣＫを生成する。 - 特許庁

A synchronizing signal generator 9 uses frame frequency information FRP extracted in a receiver 2 and a clock signal clk2 and counts the number of clocks within one frame indicated by the frame frequency information FRP.例文帳に追加

同期信号生成器９は、受信器２で抽出したフレーム周波数情報ＦＲＰとクロック信号ｃｌｋ２を用い、フレーム周波数情報ＦＲＰが示す１フレーム内のクロック数をカウントする。 - 特許庁

To attain a synchronous reproduction processing between a transmitter side and a receiver side without causing duplicate or missing sample points to the receiver side even when the transmitter side transmits no synchronous data and no synchronizing clock in packet data transmission.例文帳に追加

パケットによるデータ伝送においても、送信側から同期用データや同期クロックを伝送しなくても、サンプル点の重複や欠落なく、送信側と受信側とが同期した再生処理を可能にする。 - 特許庁

In a device for generating the pixel clock, a time interval between two or more of horizontal synchronizing signals is detected by a detecting section 3 and a difference between the time interval and a targeting value is obtained by a comparing section 4.例文帳に追加

その画素クロックを生成するための装置において、２以上の水平同期信号間の時間間隔を検出部３が検出され、その時間間隔と目標値との差が比較部４で求められる。 - 特許庁

To stabilize an operation by securely suppressing variation in ground connection and power source voltage accompanying the clock synchronizing operation of a DAS component in each of a plularity of detector blocks in an X-ray detector system.例文帳に追加

Ｘ線検出器システムにおいて、複数の検出器ブロックそれぞれにおけるＤＡＳ部品のクロック同期動作に伴うアース及び電源電圧の変動を確実に抑制して動作の安定化を図る。 - 特許庁

The control unit converts a predetermined luminance value to a driving current, outputs an adjusting signal according to the timing of the clock synchronizing signal, and modulates the pulse width of the adjusting signal according to a feedback signal.例文帳に追加

制御ユニットは事前設定輝度値を駆動電流に変換し、クロック同期化信号のタイミングに従って調整信号を出力し、帰還信号に従って調整信号のパルス幅を変調する。 - 特許庁

A first control part has a control input/output circuit operated according to the second power source voltage connected to the memory input/output circuit, and operated synchronizing with the clock signal in order to access the semiconductor memory.例文帳に追加

第１コントロール部は、半導体メモリをアクセスするために、メモリ入出力回路に接続され第２電源電圧に応じて動作する制御入出力回路を有し、クロック信号に同期して動作する。 - 特許庁

In the case of reaching the recording end part of recorded information, the control of the PLL circuit 60 is switched to control by the control loop 68, and then new information is written synchronizing with the write clock.例文帳に追加

記録済み情報の記録終端部に到達したら、ＰＬＬ回路６０の制御を制御ループ６８による制御に切り換えて、書込クロックに同期して新たな情報の書込を行う。 - 特許庁

In the read mode, the number of clocks needed to actually output the data after a read command is inputted i.e., CL is set to ≥3 in consideration of the restart and preamble of the clock synchronizing circuit.例文帳に追加

リードモードでは、クロック同期回路の再起動及びプリアンブルを考慮すると、リードコマンドが入力されてから実際にデータが出力されるまでに要するクロック数、即ち、ＣＬは、３以上に設定される。 - 特許庁

As a result, the average level of unevenness of luminance is reduced by prolonging the repeatitive cycle of unevenness of luminance which are generated at the same horizontal position by the beat of the horizontal synchronizing signal and the clock signal.例文帳に追加

これによって、水平同期信号とクロック信号とのビートによって、同一水平位置で発生する輝度むらの繰り返し周期を長くすることで、平均的な輝度むらのレベルを低減する。 - 特許庁

By a recording waveform producing circuit 18, a data signal DATA is worked by synchronizing them with a stipulated delay clock signal SCK2i selectively outputted from a selector 12, then the recording waveform signal SWF is produced.例文帳に追加

記録波形生成回路１８はデータ信号ＤＡＴＡを、セレクタ１２から選択出力された規定遅延クロック信号ＳＣＫ２ｉに同期させて加工し、記録波形信号ＳＷＦを生成する。 - 特許庁

In the DDR-SDRAM, read-out from the memory cell by read-operation is performed synchronizing with the system clock CLK, writing in the memory cell by write-operation is performed based on the data strobe signal DQS.例文帳に追加

ＤＤＲ−ＳＤＲＡＭは、リード動作によるメモリセルからの読出しがシステムクロックＣＬＫに同期して実行し、ライト動作によるメモリセルへの書込みがデータストローブ信号ＤＱＳに基づいて実行する。 - 特許庁

To surely latch an input signal received by an input circuit by a latch circuit in clock synchronizing semiconductor memory in which the input circuit for the input signal is controlled by a chip enable signal.例文帳に追加

入力信号の入力回路がチップイネーブル信号で制御されるクロック同期式の半導体メモリにおいて、入力回路で受信した入力信号を確実にラッチ回路でラッチする。 - 特許庁

Therefore, the refresh word line selecting circuit 15 activates periodically a plurality of refresh word lines RWL selecting autonomously, synchronizing with the refresh clock signal RCLK from the counter 16.例文帳に追加

従って、リフレッシュワード線選択回路１５は、カウンタ１６からのリフレッシュクロック信号ＲＣＬＫに同期して、複数のリフレッシュワード線ＲＷＬを自律的に選択しながら周期的に活性化する。 - 特許庁

An external clock signal EXT.CLK externally given is synchronized with them by each test board synchronizing circuit TSC_1 and outputted to each semiconductor memory apparatus as a formed test board test signal.例文帳に追加

外部から与えられる外部クロック信号ＥＸＴ．ＣＬＫは、各テストボード同期回路ＴＳＣ_iによりこれに同期し、かつ整形されたテストボード試験信号として各半導体記憶装置に出力される。 - 特許庁

To provide a data reproducing device, by which the phase between a clock and a reproduction signal is synchronized even in the low S/N ratio and also a synchronizing signal, etc., are exactly detectable.例文帳に追加

本発明は、低Ｓ／Ｎ比においても、クロックと再生信号の間の位相を同期させ、且つ、同期信号等を、正確に検出することができるデータ再生装置を提供することを目的とする。 - 特許庁

Modes of these switch circuits are set to either of a normal conduction mode or a clock synchronizing operation mode by a pipeline control circuit (5) in accordance with operation environment such as operation frequency or the like.例文帳に追加

パイプライン制御回路（５）により、動作周波数などの動作環境に応じて、これらのスイッチ回路の状態を、常時導通状態またはクロック同期動作状態のいずれかに設定する。 - 特許庁

A basic clock, an input horizontal synchronizing signal and gate pulses A and B from gate pulse generating circuit A2 and B3 are respectively inputted to synchronism discriminating circuits A4 and B5, it is checked whether the horizontal synchronizing signal exists in the term of the gate pulse A or B, and the result is outputted to a horizontal frequency discriminating circuit 6.例文帳に追加

同期判定回路Ａ４，Ｂ５には、それぞれ基本クロック，入力水平同期信号，ゲートパルス発生回路Ａ２，Ｂ３からのゲートパルスＡ，Ｂが入力され、ゲートパルスＡ又はＢ期間内に水平同期信号が存在するかどうかをチェックし、その結果を水平周波数判別回路６に出力する。 - 特許庁

To provide a phase locked loop oscillation circuit that smoothly locks together a synchronizing signal of a received image signal even on the occurrence of a VTR signal whose horizontal synchronizing signal is partially changed or of switching of input image signal at a transmitter side and generates a sampling clock so as not to cause a reproduction error at a decoder of a receiver side.例文帳に追加

送信側で、水平同期が部分的に変化するＶＴＲの信号又は入力画像信号の切替え等が発生しても、引き込みを円滑に行い且つ受信側で復号化装置に再生エラーが発生しないように標本化クロックを発生する標本化回路の位相同期発振回路を提供する。 - 特許庁

To provide a design method for a synchronizing circuit by which the circuit can be divided entirely at random and an EMI noise caused by a peak current is prevented from increasing because of an increased peak current at clock leading or training with an increase in the circuit scale with respect to the design of the LSI synchronizing circuit.例文帳に追加

ＬＳＩ同期回路の設計に関して、回路を全くランダムに分割でき、回路規模が増大するに従い、クロックの立上がり、または立下がり時のピーク電流が大きくなり、ピーク電流に起因するＥＭＩノイズが増大するのを防ぐことができる同期回路の設計方法を提供する。 - 特許庁

A CPU 2 generates horizontal synchronizing signal data, vertical synchronizing signal data and picture data and writes them in a frame buffer 31 set in an address space of a main memory 3 of the CPU and writes data read out from the frame buffer 31 in a FIFO memory 4, and data are outputted from the FIFO memory 4 to a CRT 6 synchronously with a dot clock.例文帳に追加

ＣＰＵ２は、水平同期信号データ、垂直同期信号データ、 及び画像データを生成して、 該ＣＰＵのメインメモリ３のアドレス空間に設定されたフレームバッファ31に書き込むとともに、フレームバッファ31から読み出したデータをＦＩＦＯメモリ４に書き込み、ＦＩＦＯメモリ４はドットクロックに同期してＣＲＴ６に出力する。 - 特許庁

The sensor unit 18 has a delay circuit 29 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 27, and a drive pulse generator 20 generates a second storage period signal S2 based on the synchronizing signal delayed by the delay circuit 29 and the reference clock CR.例文帳に追加

センサユニット１８においては、同様に、遅延回路２９が同期信号Ｓ___Sを遅延量設定部２７により設定された遅延量分遅延させて出力し、駆動パルス発生部２０が遅延回路２９により遅延された同期信号および基準クロックＣ_Rに基づき第２の蓄積期間信号Ｓ_2を発生する。 - 特許庁

The sensor unit 17 has a delay circuit 28 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 26, and a drive pulse generator 19 generates a first storage period signal S1 based on the synchronizing signal delayed by the delay circuit 28 and a reference clock CR.例文帳に追加

センサユニット１７においては、遅延回路２８が同期信号Ｓ_Sを遅延量設定部２６により設定された遅延量分遅延させて出力し、駆動パルス発生部１９が遅延回路２８により遅延された同期信号および基準クロックＣ_Rに基づき第１の蓄積期間信号Ｓ_1を発生する。 - 特許庁

A semiconductor device is provided with a phase comparator 104 for comparing a reference clock CKin having the reference frequency and a synchronizing signal generated from the reference frequency, and a PLL circuit having a delay control system (102, 103, 105) for controlling delay of a synchronizing signal, responding to a compared result by the phase comparator 104.例文帳に追加

半導体装置は、基準周波数を有する基準クロックＣＫinと基準周波数から生成される同期信号とを比較する位相比較器１０４と、位相比較器１０４による比較結果に応答して同期信号の遅延を制御する遅延制御系（１０２、１０３、１０５）とを有するＰＬＬ回路を備える。 - 特許庁

This malfunction-preventing external memory interface circuit has: a data input synchronizing circuit 14 for sampling data outputted from the external ROM 50 by use of a clock; and an error decision circuit 15 deciding that data are effective when the data input synchronizing circuit 14 takes a sample of the same data successively at least two times.例文帳に追加

外部ＲＯＭ５０から出力されたデータを、クロックを用いてサンプリングするデータ入力同期回路１４と、データ入力同期回路１４が少なくとも２回連続して同じデータをサンプリングしたときにそのデータを有効なデータと判定するエラー判定回路１５とを有することを特徴とする。 - 特許庁