「synchronizing clock」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

To stabilize the performance by a secure control of variation in the ground connection and supply voltage following clock synchronizing performance of a DAS part in each of two or more detector blocks.例文帳に追加

複数の検出器ブロックそれぞれにおけるＤＡＳ部品のクロック同期動作に伴うアース及び電源電圧の変動を確実に抑制して動作の安定化を図る。 - 特許庁

To realize high time counting accuracy by synchronizing in a short time with a low frequency signal from a high accuracy clock such as 1 second pulse signal obtained from a GPS receiver.例文帳に追加

ＧＰＳ受信機から得られる１秒パルス信号のような高精度時計からの低い周波数の信号に、短時間に同期をとり高い刻時精度を実現する。 - 特許庁

To provide a PLL circuit capable of shortening a period of time required for synchronizing an analog data signal with a clock signal, and to provide an optical disk reproducing apparatus having the PLL circuit.例文帳に追加

アナログデータ信号とクロック信号とを同期させるまでに要する時間を短縮することができるPLL回路及びこのPLL回路を有する光ディスク再生装置を提供する。 - 特許庁

Without reference to the cycles of the horizontal synchronizing signal SHD, cycles of a pixel clock driving individual pixels of the solid-state imaging device 10 are made substantially as long as usual.例文帳に追加

水平同期信号ＳＨＤの周期に関わらず、固体撮像素子１０の個々の画素を駆動する画素クロックの周期を、実質的に通常時と同じにしておく。 - 特許庁

To provide a PLL circuit capable of synchronizing the phase in a short time without performing excess control of a voltage controlled oscillator even when clock interruption and noise are caused.例文帳に追加

クロック断やノイズが生じても、電圧制御発振器が過剰制御されることなく短時間に位相同期をとることのできるＰＬＬ回路を提供する。 - 特許庁

Thus, based on the accurate electric signal, a clock signal used for recording information is accurately reproduced by a phase synchronizing circuit 42 (ST502).例文帳に追加

従って、正確な電気信号に基づき、位相同期回路４２により情報の記録のために用いられるクロック信号を正確に再生することができる（ＳＴ５０２）。 - 特許庁

A GPU 120 generates graphics data for forming a first screen image, and outputs the graphics data synchronously with a vertical synchronizing signal and a pixel clock signal.例文帳に追加

ＧＰＵ１２０は、第１の画面イメージを形成するグラフィクスデータを生成し、当該グラフィクスデータを垂直同期信号およびピクセルクロック信号に同期して出力する。 - 特許庁

The synchronizing signal TS-c at the desired frame rate is produced from the clock signal with the constant frequency by varying the number of clocks of one frame by each frame.例文帳に追加

同期信号ＴＳ-cの生成では、１フレームのクロック数をフレーム毎に可変して一定周波数のクロック信号から所望のフレームレートの同期信号を生成する。 - 特許庁

The number of synchronizing register required for readjusting data depends on the number of infinite cycles following data (and output data strobe) relating to transition of a system clock.例文帳に追加

データを再調整するのに要求される同期化レジスタの数は、システムクロックの遷移に関連するデータ（および出力データストローブ）に付随する不定のサイクルの数による。 - 特許庁

This semiconductor memory has an initial stage circuit, a timing control circuit a synchronizing circuit, and an internal signal generating circuit generating an internal clock FICLK and ICLK.例文帳に追加

本発明の半導体記憶装置は、初段回路、タイミング制御回路、及び同期回路を有し内部クロックFICLK及びICLKを生成する内部信号生成回路を有する。 - 特許庁

PARALLEL-SERIAL CONVERSION CIRCUIT, SERIAL DATA GENERATING CIRCUIT, SYNCHRONIZING SIGNAL GENERATING CIRCUIT, CLOCK SIGNAL GENERATING CIRCUIT, SERIAL DATA TRANSMISSION APPARATUS, SERIAL DATA RECEIVER, AND SERIAL DATA TRANSMISSION SYSTEM例文帳に追加

パラレル・シリアル変換回路、シリアルデータ生成回路、同期信号生成回路、クロック信号生成回路、シリアルデータ送信装置、シリアルデータ受信装置およびシリアルデータ伝送システム - 特許庁

Further, by synchronizing with the clock signal Stim which is phase-adjusted in a phase adjustment circuit i2, a phase modulation wave section is phase-demodulated by a demodulation signal producing circuit 28g.例文帳に追加

さらに、位相調整回路ｉ２にて位相調整されたクロック信号Ｓtim’に同期して復調信号生成回路２８ｇにより位相変調波部を位相復調する。 - 特許庁

To provide a radiographic apparatus capable of suitably synchronizing the exposure timings of the respective image pickup elements regardless of wiring length for distributing a high frequency clock signal.例文帳に追加

高周波のクロック信号を分配するための配線長に関わらず、各撮像素子の露光タイミングの同期を適切にとることができる放射線撮影装置を提供する。 - 特許庁

Thereby, the stable wobble synchronizing clock can be normally outputted at the side of the 1st PLL circuit, and the wobble synchronizing clock is inputted when the RF signal is not detected in the 2nd PLL circuit, thereby the oscillating frequency is made not to be largely deviated from the target value.例文帳に追加

これにより、第１のＰＬＬ回路側において、安定したウォブル同期クロックを定常的に出力させることが可能となるので、第２のＰＬＬ回路においては、ＲＦ信号が検出されないときには、このウォブル同期クロックを入力するようにして、その発振周波数が目標値からおおきく外れないように維持させることが可能になる。 - 特許庁

An image output timing generator 10 multiplexes a horizontal synchronizing signal 1a, a vertical synchronizing signal 1b, a set strobe signal 3a, a set clock signal 3b, and a set data signal 3c to gather these signals as one composite signal 10a, and outputs the composite signal 10a and an image clock signal 1c to a drive timing generator 20.例文帳に追加

映像出力タイミング発生器１０は、水平同期信号１ａ、垂直同期信号１ｂ、設定ストローブ信号３ａ、設定クロック信号３ｂおよび設定データ信号３ｃを多重し、複合信号１０ａとして一つの信号に纏め、複合信号１０ａと映像クロック信号１ｃを駆動タイミング発生器２０へ出力する。 - 特許庁

The integrated circuit which is operated by a clock MCLK of a first frequency to send information to the other circuit operated by a clock SCLK of a second frequency includes a synchronizing circuit 102 for sending information to the other circuit synchronously with the clock of the second frequency when sending the information to the other circuit.例文帳に追加

第１の周波数のクロックＭＣＬＫで動作し、第２の周波数のクロックＳＣＬＫで動作する他の回路へ情報を送る集積回路において、他の回路へ情報を送る場合に情報を第２の周波数のクロックに同期して他の回路へ送るための同期化回路１０２を有する。 - 特許庁

The transmission device 1 is configured to calculate a delay amount in a priority input buffer 11-1 for an IP packet including clock information required for synchronizing a receiving-side clock with a transmission-side clock, form a frame by being capsulated in a TLV packet and stored in a slot, and transmit a modulation signal to the receiving device 2.例文帳に追加

送信装置１は、受信側のクロックを送信側のクロックに同期させるために必要なクロック情報を含むＩＰパケットに対し、優先用入力バッファ１１−１において遅延量を算出し、ＴＬＶパケットにカプセル化し、スロットに格納してフレームを構成し、変調信号を受信装置２へ送信する。 - 特許庁

A clock signal generating means 50 generating a reference clock signal performing a digital processing is provided with respect to the deflection and picture distortion correcting means 16 which generates a correction signal correcting a defection and a picture distortion and a clock signal asynchronous to a synchronizing signal is supplied to the correcting means.例文帳に追加

偏向や画歪みを補正する補正信号をデジタル処理によって生成するようにした偏向・画歪み補正手段１６に対し、デジタル処理を行う基準クロック信号を生成するクロック信号生成手段５０が設けられ、同期信号に非同期なクロック信号が偏向・画歪み補正手段に供給される。 - 特許庁

Two systems of clocks are inputted to a NOR circuit 21 and an AND circuit 22 and only the output side of the NOR circuit 21 is delayed and then inputted to an OR circuit 24, so that a clock extracting circuit 2 extracts a clock and outputs it to the synchronizing code detecting circuits 1A, 1B even in clock interruption in one system.例文帳に追加

クロック抽出回路２は、２系統のクロックがＮＯＲ回路２１およびＡＮＤ回路２２にそれぞれに入力され、ＮＯＲ回路２１出力側のみ遅延させた後にＯＲ回路２４に入力することで、片系のクロック断の場合でもクロックを抽出して同期コード検出回路１Ａ、１Ｂに出力する。 - 特許庁

To quickly execute phase synchronization, to adjust a phase difference without depending on an output load based on clock signal distribution or the like and to attain low skew and low power consumption in a timing control circuit for synchronizing a phase difference between an input clock signal and an output clock signal.例文帳に追加

入力クロック信号と出力クロック信号の位相差を同期させるタイミング制御回路において、高速に位相同期を行い、クロック信号分配等による出力負荷に依存せずに位相差を調整することができ、低スキューかつ低消費電力を実現できるタイミング制御回路装置の提供。 - 特許庁

To provide a synchronous processing circuit capable of capturing stable video data because a horizontal synchronizing signal and a pulse for frequency-dividing a clock signal are compared only on a line for A/D conversion in a PLL circuit for generating an A/D conversion clock and a D/A conversion clock, resulting in that the timing of the A/D conversion is not in variations.例文帳に追加

A/D変換用クロック及びD/A変換用クロックを作成するPLL回路についてA/D変換するラインのみで水平同期信号とクロック信号を分周したパルスの比較を行う様にした為、A/D変換のタイミングが変動しなくなり、安定した映像データを取り込むことができる同期処理回路を提供すること。 - 特許庁

To solve the problem that it is difficult to perform distribution of long distance wiring of a frequency divided clock or a frequency dividing clock having a high GHz class frequency over the full surface of an LSI chip and to secure signal integrity, due to complication of a physical phenomenon caused by scale increase/high integration/density improvement of the LSI chip in a clock synchronizing system.例文帳に追加

クロック同期システムにおいて、ＬＳＩチップの大規模化・高集積化・高密度化に因る物理現象の複雑化に伴いギガ・ヘルツ級の高い周波数を持つ被分周クロックあるいは分周クロックをＬＳＩチップ全面に渡り長距離配線を分配し且つシグナルインテグリティを確保することが困難である。 - 特許庁

A PLL circuit 9 using a 138-MHz voltage-controlled oscillator is arranged in order to generate an operating clock CK synchronized with the output clock of the FM detection PLL circuit 8, and a signal processing circuit 10 outputs a write signal synchronizing with the operating clock CK generated by the PLL circuit 9.例文帳に追加

一方ＦＭ検波ＰＬＬ回路８の出力クロックに同期した動作クロックＣＫを生成するため、１３８ＭＨｚＶＣＯを用いたＰＬＬ回路９が設けられ、信号処理回路１０はこのＰＬＬ回路９により生成される動作クロックＣＫに同期して書込み信号を出力する。 - 特許庁

To provide an automatic frequency control method and an apparatus for a reference clock generator, by which a frequency is automatically controlled by inputting the reference clock of high accuracy in a high-stable oscillator inside the reference clock generator, synchronizing the frequency by a PLL circuit and storing a control voltage of the PLL circuit.例文帳に追加

基準クロック発生装置内部の高安定発振器を高精度のリファレンスクロックを入力しＰＬＬ回路により周波数同期を行い、ＰＬＬ回路の制御電圧を記憶させることで周波数を自動調整する基準クロック発生装置の周波数自動調整方法、装置を提供する。 - 特許庁

Thus, in data transmission between the transmission circuit section 1B and the transmission circuit section 2A, the data processing system adopts a system of transmitting the synchronizing signal to match phases of the clock signals unlike prior arts of adopting a system of transmitting a clock signal used for latch operations of data by both transmission and reception sides, and the image processing system needs not to transmit high frequency clock signals.例文帳に追加

よって、伝送回路部１Ｂ⇔伝送回路部２Ａのデータ伝送において、発信、受信双方で行うデータのラッチ操作に用いるクロックを伝送していた従来方式と違い、クロックの位相を合わせるための同期信号の伝送を行う方式とし、高周波クロックの伝送の必要がないシステムにする。 - 特許庁

Then, from a counted result, the synchronizing signals for which a clock number N (N is an integer) is allocated to a valid line and the clock number M (M is the integer) is allocated to a blanking line inserted for at least one or more lines per frame are generated.例文帳に追加

そして、カウント結果から有効ラインに対してはクロック数Ｎ（Ｎは整数）を割り当て、かつ少なくとも１フレーム当たり１ライン以上挿入されるブランキングラインに対してはクロック数Ｍ（Ｍは整数）を割り当てた同期信号を生成する。 - 特許庁

Thus, a digital phase locked loop 33 detects a phase state of a 5ms frame synchronizing signal from a 5ms frame synchronous producing section 35 on the basis of a timing clock from a waveform rectifier section 32 and generates a fundamental clock in response to the phase state.例文帳に追加

このために、デジタル位相同期ループ３３は、波形整流部３２からのタイミングクロックに基づいて、５ｍｓフレーム同期生成部３５からの５ｍｓフレーム同期信号の位相状態を検出し、その位相状態に応じた基本クロックを発生する。 - 特許庁

A semiconductor integrated circuit has an external interface circuit, and the external interface circuit has a clock generation circuit (100) which inputs and outputs the data string divided for every fixed cycle and generates a synchronizing clock signal for use in synchronization of data input/output.例文帳に追加

半導体集積回路は外部インタフェース回路を有し、外部インタフェース回路は、一定周期毎に区切られたデータ列を入出力し、データ入出力の同期化に用いる同期クロック信号を生成するクロック発生回路（１００）を有する。 - 特許庁

This display includes: a number of source drivers; and a timing controller to generate a number of output clock signals respectively matching those source drivers to supply data signals respectively to them in synchronizing with the output clock signals.例文帳に追加

ディスプレイ装置は、複数のソース駆動器、そして複数のソース駆動器に各々対応する複数の出力クロック信号を生成し、複数の出力クロック信号に同期して複数のソース駆動器に各々データ信号を供給するタイミングコントローラを含む。 - 特許庁

Consequently, in a system incorporating a semiconductor memory, a frequency of a system clock can be made half without reducing a data input/output rate for the semiconductor memory, power consumption of a clock synchronizing circuit in a system can be reduced.例文帳に追加

この結果、半導体記憶装置が搭載されるシステムにおいて、半導体記憶装置に対するデータ入出力レートを下げることなく、システムクロックの周波数を２分の１にでき、システム内のクロック同期回路の消費電力を削減できる。 - 特許庁

To eliminate a conventionally required one-line buffer to allow image data to be transmitted by a clock signal and an effective pixel signal showing timing of effective pixels of image data, with respect to an interface using a synchronizing clock, the effective pixel signal, and image data.例文帳に追加

同期クロックと，画像データの有効画素のタイミングを示す有効画素信号及び画像データによるインターフェースに於いて，従来必要であった１ラインバッファをなくして，クロック信号と有効画素信号による画像データの伝送を可能とする。 - 特許庁

A processing circuit 8 and a processing circuit 9 detect difference data Δ1 and Δ2 between the present position data and position date one time ago after sampling periodic analog signals, synchronizing with high-speed clock provided from a clock terminal 10.例文帳に追加

処理回路８及び処理回路９は、クロック端子１０から供給される高速のクロックに同期してアナログ周期性信号をサンプリングしてから、現在の位置データと１回前の位置デートとの差分データΔ１及びΔ２を検出する。 - 特許庁

When the signal DIS and the signal DOS are mismatched, the circuit CCC supplies a short pulse for the circuit 10 as an internal clock signal ICLK by synchronizing with the rising of an external clock signal ECLK.例文帳に追加

クロック制御回路ＣＣＣは、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致の場合には外部クロック信号ＥＣＬＫの立ち上がりに同期して短いパルスを内部クロック信号ＩＣＬＫとしてフリップフロップ回路１０へ供給する。 - 特許庁

In the occasion of recording, a pit clock extracted from the recorded data is defined as an operating clock of an encoder, output of the encoder is performed according to synchronizing signals to be outputted by every sector of the read data and the recorded data are synchronized with following pieces of data.例文帳に追加

記録を再開するにあたって、記録済みデータから抽出したピットクロックをエンコーダの動作クロックとし、読み出したデータのセクタ毎に出力される同期信号に従ってエンコーダの出力を行い、記録済みデータと続きのデータを同期する。 - 特許庁

A clock enable signal 23 is transmitted from a power saving mode control part 14 to each power saving object functional block 11 by shifting in every predetermined time by synchronizing it with a system clock 20 to be transmitted from a controller 100 to an ASIC 10.例文帳に追加

制御装置１００からＡＳＩＣ１０に送出されるシステムクロック２０と同期させることで、節電モード制御部１４から所定の時間づつシフトさせて節電対象機能ブロック１１各々へクロックイネーブル信号２３を伝送する。 - 特許庁

The phase adjustment circuit uses separate memories 7, 11 to carry out clock synchronization with respect to a reference clock signal and phase adjustment to a reference synchronizing signal so that a low cost SDRAM or FPGA built-in memory can be employed for the line memory 11.例文帳に追加

基準クロック信号に対するクロック同期と、基準同期信号に対する位相調整とを、別々のメモリ７，１１により行う様にして、ラインメモリ１１を、安価なＳＤＲＡＭやＦＰＧＡ内蔵のメモリを使用することができる。 - 特許庁

A PLL circuit receives a wobble synchronizing clock to reproduce data on a disk by utilizing a wobble signal (protection wobble signal) and the disk driver executes spindle control on the basis of a correlation (phase error) between the wobble synchronous clock and a reference frequency.例文帳に追加

ＰＬＬ回路においてウォブル信号（保護ウォブル信号）を利用して再生するウォブル同期クロックを入力し、このウォブル同期クロックと基準周波数との相関関係（位相誤差）に基づいてスピンドル制御が実行されるように構成する。 - 特許庁

The CDR circuit 79 extracts a clock signal RCLK from the imaging signal SDT input through the signal line 49a to produce a data signal RSDT synchronizing to the extracted clock signal RCLK in phase.例文帳に追加

ＣＤＲ回路７９は、信号線４９ａを介して入力される撮像信号ＳＤＴからクロック信号ＲＣＬＫを抽出するとともに、抽出したクロック信号ＲＣＬＫに位相同期したデータ信号ＲＳＤＴを生成する。 - 特許庁

A phase comparator 1 receiving a reference frame signal compares the phase of a synchronizing frame signal generated from the synchronizing clock signal oscillated from the VCO 5 with the phase of the reference frame signal and the result of phase comparison is given to the digital filter 2 for PLL operations.例文帳に追加

基準フレーム信号を入力し、ＶＣＯ５で発振した同期クロック信号から生成される同期フレーム信号と基準フレーム信号との位相比較を位相比較器１で行い、この位相比較の結果をデジタルフィルタ２に入力してＰＬＬ動作させる。 - 特許庁

Through the configuration above, the master device 20 transmits n-sets of synchronization patterns with different phases and the slave device 24 extracts a synchronizing clock from the received synchronization pattern to prevent deviation of timing of the synchronizing signals between the devices due to external noise or the like.例文帳に追加

この構成により、マスタ装置２０から位相の異なるｎ個の同期パターンを送出し、スレーブ装置２４が受信した同期パターンから同期クロックを抽出することにより、外来ノイズ等による装置間同期のタイミングずれを防止することが可能となる。 - 特許庁

To provide a system clock interpolation circuit that can quickly and accurately re-lock a synchronizing signal in a short time even when a phase relation between a synchronizing signal of an input signal and a synchronization interpolation counter is largely deviated due to an external disturbance or the like.例文帳に追加

外乱等により入力信号の同期信号と同期内挿カウンタとの位相関係が大きくズレてしまった場合でも、内挿同期信号の再引き込みを、短時間で素早くかつ正確に行うことができる同期信号内挿回路を提供する。 - 特許庁

To avoid a malfunction with respect to a clock synchronizing operation, reproduction carrier synchronizing operation and automatic gain control operation caused by the mutual difference in the distribution of generation probabilities between signal points orthogonally projected on an in-phase axis and a quadrature axis in one quadrant of a single symbol.例文帳に追加

単一のシンボルの１つの象限において同相軸上と直交軸上に正射影した信号点の発生確率の分布が互いに異なることによるクロック同期動作、再生搬送波の同期動作、自動利得制御動作に対する誤動作を回避する。 - 特許庁

The output light of the first mode synchronizing semiconductor laser 1 is injected into a second mode synchronizing semiconductor laser 2 performing a passive mode synchronization with a repeatation frequency and a center wavelength λ0 roughly equal to the clock frequency of its output light via an optical attenuator 13.例文帳に追加

第１のモード同期半導体レーザ１の出力光を、そのクロック周波数のほぼ同一の繰り返し周波数及び中心波長λ0 で受動モード同期を行っている第２のモード同期半導体レーザ２に光減衰器１３を経由して注入する。 - 特許庁

A detected wobble waveform 175 intersects time points 1761, 1762,..., 176n ascendingly in relation to a base axis, synchronizing signals D1, D2,..., Dn are generated at the points 1761, 1762,..., 176n, and hence synchronizing signals for playback signals can be generated, without forming special wobbles different from those for forming fine clock marks for generating the synchronizing signals in the tracks.例文帳に追加

検出したウォブル波形１７５が基軸との関係において下から上に交差する各時点１７６１、１７６２、・・・１７６ｎで同期信号Ｄ１、Ｄ２、・・・Ｄｎを発生するので、同期信号を生成するファインクロックマークをトラックに形成するウォブルとは異なる特別のウォブルで形成しなくても再生信号の同期信号を生成することができる。 - 特許庁

The display control device 1 for the game machine is provided with a VDP 13 for inputting a video signal and a synchronizing signal to an LCD 3, a clock frequency control part 9 for changing a frequency of a clock to be outputted to the VDP 13 in accordance with inputted frequency setting data, and a crystal oscillator 15 for supplying a reference clock to the clock frequency control part 9.例文帳に追加

本発明の遊技機の表示制御装置１は、ＬＣＤ３に映像信号と同期信号とを出力するＶＤＰ１３と、入力される周波数設定データに応じてＶＤＰ１３に対して出力するクロックの周波数が変化するクロック周波数調整部９と、クロック周波数調整部９に基準クロックを供給する水晶発振器１５とを備える。 - 特許庁