「synchronizing clock」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

The counter 112 counts the pulse being outputted from the rotation detector 108 while synchronizing the pulse width and pulse interval with the clock signal.例文帳に追加

また、回転検出器１０８から出力されるパルスに対し、カウンタ１１２がパルス幅及びパルス間隔それぞれをクロック信号に同期してカウントする。 - 特許庁

An AD converting part 6, a synchronizing part 8 and an FFT part 10 share a circuit by setting a clock speed and an FFT size for television.例文帳に追加

ＡＤ変換部６、同期部８、ＦＦＴ部１０はクロック速度およびＦＦＴサイズをテレビジョン用に設定しておくことにより回路の共通化を図る。 - 特許庁

To provide a multi-port memory of a clock synchronizing system which can perform random access, which respect to a multi-port memory, having plural random access ports.例文帳に追加

本発明は、複数のランダムアクセスポートを有するマルチポートメモリに関し、ランダムアクセス可能なクロック同期式のマルチポートメモリを提供することを目的とする。 - 特許庁

Cyclic signals of a vertical synchronizing signal VS' and the like are supplied to the correcting means and the frequency of the clock signal is varied with these cyclic signals.例文帳に追加

クロック信号生成手段には垂直同期信号ＶＳなどの周期信号が供給され、この周期信号でクロック信号の周波数を可変する。 - 特許庁

In a receiving apparatus which demodulates a received OFDM signal using a synchronizing clock, a correlation signal z[t] based on a guard interval correlation method is calculated.例文帳に追加

受信したＯＦＤＭ信号を同期クロックを用いて復調する受信装置において、ガードインターバル相関法に基づく相関信号ｚ［ｔ］を算出する。 - 特許庁

To provide a signal phase synchronizing apparatus capable of stably extracting a clock with less frequency fluctuation from a PLL circuit by using a band pass filter employing a crystal oscillator.例文帳に追加

水晶発振子による帯域フィルタを用いることにより、ＰＬＬ回路から周波数変動の少ないクロックを安定して抽出できるようにする。 - 特許庁

To sample effectively a transmission pulse of own radar by enabling separation of an interference wave synchronizing by chance with a reference clock, in an equivalent time sampling radar.例文帳に追加

等価時間サンプリングレーダにおいて、基準クロックと偶然同期する干渉波の分離を可能にして、自レーダの送信パルスを有効にサンプリングする。 - 特許庁

The pseudo synchronizing signal is removed and each SDTV video data signal and each clock signal of writing/reading are generated at The S/P circuits on the receiving side.例文帳に追加

受信側はＳ／Ｐ回路で擬似的な同期信号を取外し、各ＳＤＴＶ映像データ信号と書込み／読出しの各クロック信号を発生させる。 - 特許庁

When the signal UF1 obtained by synchronizing the signal F2 with the clock signal CK1 in accordance with this, a write enabling signal WO is changed to a high level.例文帳に追加

これに応じて、信号Ｆ２をクロック信号ＣＫ１に同期化した信号ＵＦ１が反転すると、書き込み許可信号ＷＯはハイレベルに変化する。 - 特許庁

The control part 1 of the slave device TRi makes its own intermittent reception interval Tx (the number of counts of operation clock) to coincide with a measured value of the reception interval of the synchronizing signals.例文帳に追加

子器TRiの制御部１は、同期信号の受信間隔の計測値に自己の間欠受信間隔Tx（動作用クロックのカウント数）を一致させる。 - 特許庁

To provide a receiver and a terminal for compensating a frequency error regarding a reference clock when a signal containing a synchronizing signal is transmitted and received.例文帳に追加

同期信号を含む信号を送受信する際、基準クロックに関する周波数誤差を補正可能な受信装置および端末装置を提供する。 - 特許庁

To provide a clock synchronizing apparatus, capable of preventing the generation of a phase deviation between two output clocks by fixing phase relation between the two output clocks.例文帳に追加

二つの出力クロック間の位相関係を一定とし、二つの出力クロック間の位相ズレの発生を防ぐことが可能なクロック同期装置を提供する。 - 特許庁

To provide clock synchronizing circuit/method for automatically compensating the electrical length difference of the baseband circuits of two channels and preventing the deterioration of BER characteristics.例文帳に追加

２つのチャネルのベースバンド回路の電気長差を自動補償し、ＢＥＲ特性の劣化を防止するクロック同期回路及びクロック同期方法を提供する。 - 特許庁

A counter unit 100 performs count operation for generating an address for burst operation by setting an initial address in a burst mode and synchronizing with a clock.例文帳に追加

カウンタユニット100は、バーストモードにおける初期アドレスが設定され、クロックに同期して、バースト動作のためのアドレスを生成するためのカウント動作を行う。 - 特許庁

All the radio base stations (BS) 14 communicate with a simple mobile phone (PS) 15 by synchronizing a radio frame of 5 ms with the clock of 200 Hz.例文帳に追加

全ての無線基地局（ＢＳ）１４は２００Ｈｚのクロックに５ｍｓの無線フレームを同期させて簡易型携帯電話（ＰＳ）１５と通信する。 - 特許庁

To provide a control voltage generating circuit, a PLL circuit and a clock synchronizing circuit which are superior in following property and stability, with respect to sharp change of an input.例文帳に追加

入力の急激な変化に対しても追従性や安定性が良好な制御電圧発生回路、ＰＬＬ回路及びクロック同期回路を提供する。 - 特許庁

To stabilize operations of an internal clock synchronizing circuit by generating a stable internal power supply potential without being affected by the fluctuation of an external power supply potential.例文帳に追加

外部電源電位の変動の影響を受けることなく安定な内部電源電位を発生して、内部クロック信号同期回路の動作を安定化させる。 - 特許庁

By setting the clock frequencies of two kinds of input/output ports to the same phase and an integer multiple, the synchronizing circuit can be further reduced.例文帳に追加

また、２種類の入出力ポートのクロック周波数を同位相、整数倍に設定することにより、さらに同期化回路を減らすことができる。 - 特許庁

A resynchronization part 2d restores the data signal by synchronizing the separated intermediate signal with the separated clock signal to output the restored data signal.例文帳に追加

再同期部２ｄは、分離されたクロック信号に分離された中間信号を同期させて上記データ信号を復元し、復元したデータ信号を出力する。 - 特許庁

A control circuit receives a plurality of control signal synchronizing with a clock signal, and generates a timing signal in accordance with combination of these control signals.例文帳に追加

制御回路は、複数の制御信号をクロック信号に同期して受信し、これ等制御信号の組み合わせに応じてタイミング信号を生成する。 - 特許庁

Plural first domain write request signals are in the various states of being simultaneously synchronized with the second clock signal on the correspondent synchronizing device stages.例文帳に追加

複数の第１のドメイン書き込み要求信号は、対応する同期装置ステージの中で第２のクロック信号と、同時に種々の同期状態にある。 - 特許庁

To provide a synchronization method and system capable of synchronizing clock frequencies between apparatuses connected to an asynchronous packet switch network without the need for addition of particular facilities to the network.例文帳に追加

非同期パケット交換網に接続された装置間のクロック周波数をネットワークに特別な設備を追加することなく、同期させることを可能とする。 - 特許庁

Each node which is decentralized through are communication link 12 in this system 10 includes a slave clock which synchronizes a slave time value by using a synchronizing protocol.例文帳に追加

本発明に従うシステムにおいて、通信リンクを経由して分散する各ノードは、同期プロトコルを使用してスレーブ時刻値を同期させるスレーブ・クロックを含む。 - 特許庁

A plurality of semiconductor storage circuits (U0-U8), provided with synchronizing clock signal terminals (CLK terminals) and idle terminals (NCP) are mounted on a wiring board.例文帳に追加

配線基板上には、同期クロック信号端子（ＣＬＫ端子）および空き端子（ＮＣＰ）を備えた複数の半導体記憶回路（Ｕ０〜Ｕ８）が搭載されている。 - 特許庁

Not only serial digital video data but also a TMDS signal Si having a clock signal and horizontal and vertical synchronizing data is inputted to a decoder 1.例文帳に追加

デコーダ１にはシリアル形式のディジタル映像データの他にクロック信号、水平及び垂直の各同期データとを有してなるＴＭＤＳ信号Siが入力する。 - 特許庁

To reduce power consumption of a system incorporating a semiconductor memory without reducing a data input/output rate of a clock synchronizing type semiconductor memory.例文帳に追加

クロック同期式の半導体記憶装置のデータ入出力レートを下げることなく、半導体記憶装置を搭載するシステムの消費電力を削減する。 - 特許庁

The microcomputer 36 calculates a correcting value corresponding to the number of clock signals oscillated by the crystal 37 while the analog tuner 24 extracts a synchronizing signal.例文帳に追加

マイコン３６は、アナログチューナ２４が同期信号を抽出する間にクリスタル３７が発振したクロック信号の数に対応する修正値を算出する。 - 特許庁

Address signals SAD consisting of A0-A3 constituting a row address and A4-A7 constituting a column address are inputted in serial synchronizing with a clock signal SCK.例文帳に追加

ロウアドレスを構成するＡ０〜Ａ３とカラムアドレスを構成するＡ４〜Ａ７とからなるアドレス信号ＳADが、クロック信号ＳCKに同期してシリアルに入力される。 - 特許庁

A pixel clock deviation detection circuit 30 detects deviation in horizontal synchronizing signals between image data outputted from the image pickup devices 10a, 10b in the unit of pixel clocks.例文帳に追加

画素クロックずれ検知回路３０は、撮像装置１０ａ，１０ｂから出力される画像データ間の水平同期ずれを、画素クロック単位で検出する。 - 特許庁

To provide a receiving apparatus capable of accurately reproducing contents while synchronizing video and audio, without varying an audio reproduction clock oscillation frequency.例文帳に追加

音声再生クロック発振周波数を変動させることなく、映像と音声との同期がとれた正確なコンテンツ再生が可能な受信装置を提供する。 - 特許庁

When the signal UF1 obtained by synchronizing the signal F1 with a clock signal CK2 is reversed in accordance with this, a read enabling signal RO is changed to a high level.例文帳に追加

これに応じて、信号Ｆ１をクロック信号ＣＫ２に同期化した信号ＵＦ１が反転すると、読み出し許可信号ＲＯはハイレベルに変化する。 - 特許庁

An address generating circuit 105 generates a test address 107 synchronizing with an external clock 115, and supplies this to a ROM 101 as a ROM address 104.例文帳に追加

アドレス生成回路１０５は、外部クロック１１５に同期して、テストアドレス１０７を生成し、これをＲＯＭアドレス１０４として、ＲＯＭ１０１に供給する。 - 特許庁

A TS re-multiplexing circuit 9 inputs read-out TS signals 17, TMCC basic information 15, and a clock 16 for output, and outputs TS signals 21 carrying the TMCC basic information 15 after synchronizing and converting the clock 16.例文帳に追加

ＴＳ再多重回路９は読出ＴＳ信号１７、ＴＭＣＣ基本情報１５、出力用クロック１６を入力してクロック同期変換後ＴＭＣＣ基本情報付きＴＳ信号２１を出力する。 - 特許庁

CLK shows a waveform of a master clock, HD the waveform of a horizontal synchronizing signal (one period), Hϕ1 the waveform of a horizontal CD driving cock, and Vϕ1, Vϕ2 and Vϕ3 the waveforms of the vertical CCD driving clock (three phase transfer driving).例文帳に追加

ＣＬＫはマスタークロック、ＨＤは水平同期信号（１周期）、Ｈφ１は水平ＣＣＤ駆動クロック、Ｖφ１，Ｖφ２，Ｖφ３は垂直ＣＣＤ駆動クロック（３相転送駆動）の波形を示している。 - 特許庁

The control circuit 13 cuts off pulses which are not synchronized with an input clock among the pulses outputted from the 1st synchronizing circuit 11 and outputs a group of pulses in sequence following a synchronized pulse as a clock.例文帳に追加

制御回路１３は、第１の同期回路１１から出力されるパルスのうち、入力クロックに対して同期が取れていないパルスは遮断し、同期が取れているパルス以降のパルス群をクロックとして順次出力する。 - 特許庁

To generate an internal clock signal synchronizing with a clock signal externally applied.例文帳に追加

外部から印加するクロック信号に同期して内部クロック信号を発生する同期型半導体メモリデバイス用の内部クロック発生回路及び内部クロック発生方法と、該内部クロック発生回路を有する同期型半導体メモリデバイスを提供する。 - 特許庁

A dot clock DCK is generated on the basis of a synchronizing signal by a PLL circuit 14, and an inputted video signal is sampled in response to the dot clock DCK to obtain sample values by an A/D converter 11.例文帳に追加

ＰＬＬ回路１４により同期信号に基づいてドットクロックＤＣＫが発生され、ドットクロックＤＣＫに応答して、Ａ／Ｄ変換器１１により入力される映像信号がサンプリングされサンプル値が得られる。 - 特許庁

Consequently, even when the timing of the first input signal and the clock signal is deviated due to the changes of the temperature and voltage, etc., a first receiving circuit securely receive the first input signal by synchronizing it with the clock signal.例文帳に追加

したがって、温度変化、電圧変化等により第１入力信号とクロック信号のタイミングがずれた場合にも、第１受信回路は、第１入力信号をクロック信号に同期して確実に受信できる。 - 特許庁

When this periodic error exceeds the prescribed value, the clock frequency of the output of the PLL 24 is controlled by a frequency control circuit 28, then the reproduced data frequency is pulled in by the PLL 24 to generate the synchronizing clock.例文帳に追加

この周期誤差が所定の値を越えた時、周波数制御回路２８は前記ＰＬＬ２４出力のクロック周波数を制御し、ＰＬＬ２４は再生データ周波数を引き込み同期クロックを発生する。 - 特許庁

The receiver unit includes a frequency synchronizer 300 for synchronizing the transmission and the reception of the optical pulse, based on both a clock signal to be transmitted to the sender unit and a clock signal returned by loopback at the sender unit.例文帳に追加

受信者ユニットは、送信者ユニットへ送出するクロック信号と送信者ユニットで折り返して戻ってきたクロック信号の両方に基づいて光パルスの送受信の同期をとる周波数同期部を有する。 - 特許庁

A clock synchronizing with the transmitted data by a PLL means 1 is oscillated to an input MSK signal, and the one-bit period of the transmit data is measured by a space measuring means 2 to the oscillated clock.例文帳に追加

入力されたＭＳＫ信号に対し、ＰＬＬ手段１によって送信データに同期するクロックを発振し、発振されたクロックに対して間隔計測手段２によって送信データの１ビット期間を計測する。 - 特許庁

To provide a wireless base station and a wireless terminal, which increase a system availability to a failure in a synchronizing clock in a system such as a fault in an external clock receiver, and avoid influences of an end user associated with traffic communication.例文帳に追加

外部クロック受信機の故障など、システム内の同期クロックの障害に対する、システムテムアベイラビリティの向上、およびエンドユーザのトラフィック通信に係る影響を回避する無線基地局、無線端末を提供する。 - 特許庁

In this semiconductor memory, an internal clock synchronizing with a non-continuous external toggle signal PCLKINTCLK inputted with data read request is generated by an incorporated clock generating circuit.例文帳に追加

本発明に従う半導体記憶装置は、内蔵するクロック発生回路によって、データ読出要求ＲＥＡＤとともに入力される非連続な外部トグル信号ＰＣＬＫに同期した内部クロックＩＮＴＣＬＫを生成する。 - 特許庁

A parallel-serial conversion unit 22 of a transmitting circuit 20 multiplexes n signals synchronizing with a transmission clock which is a high speed of n times (n is two or more integer) or more than a synchronization clock CK_SYNC, and converts to a serial form.例文帳に追加

送信回路２０のパラレルシリアル変換部２２は、同期クロックＣＫ＿ＳＹＮＣよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してｎ本の信号を多重化してシリアル形式へ変換する。 - 特許庁

The selector 42 selects a system clock of a signal to be used as a master signal among the plurality of supplied system clocks and supplies the system clock to a synchronizing signal generator 45 through a comparator 43 and a VCO 44.例文帳に追加

セレクタ４２は、供給された複数のシステムクロックのうち、マスタとされている信号のシステムクロックを選択し、そのシステムクロックを、比較器４３とＶＣＯ４４を介して同期信号発生部４５に供給する。 - 特許庁