「word buffer」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Then, the priority order of the extended keywords held in the extended keyword buffer 5c is decided according to the priority order of the meaning of a word registered in the different notation dictionary part 4, and an image is retrieved by using the extended word as the retrieval keyword according to the priority order.例文帳に追加

そして、異表記辞書部４に登録されている語義の優先順位に従って、拡張キーワードバッファ５ｃに保持されている拡張キーワードの優先順位を決定し、この優先順位に従って拡張語を検索キーワードとして用いて画像検索を行う。 - 特許庁

A buffer circuit of a CMOS configuration is connected between an output node N2 of a flip-flop circuit of a CMOS configuration and a 2nd bit line BL_R for reading data, and also a pair of control nodes N5, N6 of the buffer circuit is connected to a pair of word lines WL, /WL, respectively.例文帳に追加

ＣＭＯＳ構成のフリップフロップ回路の出力節点Ｎ２とデータ読み出し用の第２ビット線ＢＬ＿Ｒとの間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続する。 - 特許庁

The I/O switch sets an internal switch gate to a conduction/non-conduction state conforming to given word constitution information, and sets electrically the connection path of a pre-amplifier/write-driver and a DQ buffer.例文帳に追加

Ｉ／Ｏスイッチは、与えられた語構成情報に従って内部のスイッチゲートを導通／非導通状態に設定して、プリアンプ／ライトドライバとＤＱバッファとの接続経路を電気的に設定する。 - 特許庁

In other word, the page buffer outputs read data in the prescribed order when a read password is correct, outputs read data in random order when the read password is wrong.例文帳に追加

換言すれば、ページバッファは、読み出しパスワードが正しいときに、所定の順序で読み出しデータを出力し、読み出しパスワードが間違っているとき、でたらめな順序で読み出しデータを出力する。 - 特許庁

On the basis of the detected result, a word deciding logic circuit 20 determines the read timing of a RAM 12 and stores it in a length buffer 17 so that the continuity of data disordered by the clock difference can be recovered.例文帳に追加

ワード判定論理回路２０はその検出結果を基にクロック差によって崩されたデータの連続性を元に戻すようにＲＡＭ１２の読出しタイミングを決めてレングスバッファ１７に格納する。 - 特許庁

Further, even when the amount of the data of the transmission packet has reached the amount of data the opposite party can receive, if a data frame analysis means 7 detects the receptible amount of data of the opposite party from received data frames newly stored in a reception buffer 3, the communication apparatus continuously transmits packets in a transmission buffer 2 by using a continue word.例文帳に追加

また送信パケットのデータ量が相手側受信可能データ量に達しても、新たに受信バッファ３に蓄積した受信データフレームからデータフレーム解析手段７が相手側受信可能データ量を検出した場合には、コンティニューワードを用いて送信バッファ２内のパケットを継続送信する。 - 特許庁

A bus occupancy amount and shared buffer occupancy amount per bus access are controlled variably in accordance with the operation mode, frequency, data transfer word count, data hit rate, load factor, data processing amount and accessed bus slave of the plurality of bus masters.例文帳に追加

複数のバスマスタの動作モード、周波数、データ転送語数、データヒット率、負荷率、データ処理量、アクセスするバススレーブに応じてバスアクセス１回当たりのバス占有量および共有バッファの占有量を可変制御する。 - 特許庁

A logical product operating part 303 generates a logical product between stream data from a code buffer 281 and a value of a mask register 302, and a matching detector 304 detects matching between the stream data and a value of the code word register 301.例文帳に追加

符号バッファ２８１からのストリームデータは、論理積演算部３０３によってマスクレジスタ３０２の値との間で論理積が生成され、一致検出部３０４において符号語レジスタ３０１の値との一致が検出される。 - 特許庁

When data (AAH) irrelevant to recording data has been stored in a lower address (even address) of head word data of the run length compressed recording data stored in a receiving buffer section 42 (main memory), the irrelevant byte data of the lower address of the word data including the head byte data is nullified by masking to be developed by a decode circuit 28.例文帳に追加

受信バッファ部４２（メインメモリ）に格納されているランレングス圧縮された記録データの先頭のワードデータの下位アドレス（偶数アドレス）に記録データとは無関係なデータ（ＡＡＨ）が格納されている場合には、先頭のバイトデータを含むワードデータの下位アドレス（偶数アドレス）の無関係なバイトデータをマスクして無効にしてからデコード回路２８にて展開する。 - 特許庁

The instruction word length of the branching instruction including the instruction processed as the operand is outputted to a program counter 8, the address of the program counter 8 is updated and a queue buffer 2 is not flashed at the branching instruction (BJMP).例文帳に追加

前記オペランドとして処理した命令を含む当該分岐命令の命令語長をプログラムカウンタ８に出力してプログラムカウンタ８のアドレスを更新させるとともに、この分岐命令（ＢＪＭＰ）のときはキューバッファ２のフラッシュを行わない。 - 特許庁

A read/write controller 108 controls the read and write operations of a buffer memory 109 and controls the read and write operations, according to control signals from a generated code quantity detector 106 and a unique word and stuff byte quantity detector 111.例文帳に追加

リード／ライト制御器１０８は、バッファメモリ１０９の読出し及び書込み動作を制御し、発生符号量検出器１０６並びにユニークワード及びスタッフバイト量検出器１１１からの制御信号によって、書込み動作及び読出し動作を制御する。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

Related to the code and information bit outputted from the element-coding circuits 101 and 102, a prescribed amount of them is accumulated in the registers 110 and 111, and a data is cut off at a convenient point and written in a buffer memory 104 for settling unconformity of word width between memories.例文帳に追加

また、要素符号化回路１０１，１０２から出力される符号および情報ビットについては、レジスタ１１０，１１１に所定量だけ蓄積した後、区切りのよい位置でデータを切り出してバッファメモリ１０４に書き込み、メモリ間のワード幅の不整合を解消する。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.例文帳に追加

電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁

The processing part 132 determines whether or not the acquired data are valid in byte unit, generates an identifier thereof, make an internal buffer memory 122 retain the both in association with each other, and provides a control signal for requesting an operation start to a word/byte transformation processing part 151 every processing of data in burst unit.例文帳に追加

識別子処理部１３２は、取得したデータが有効であるか否かをバイト単位で判定し、識別子を生成し、互いに関連付けて内部バッファメモリ１２２に保持させ、バースト単位のデータを処理する毎に、動作開始を要求する制御信号をワード／バイト変換処理部１５１に供給する。 - 特許庁

A development controller 412 in a DECU 41 sets the forwarding address individually to each word of developed recording data stored in a line buffer 281 so that a line of data is stored while being arranged in the longitudinal direction in the bit map area of a local memory 29, i.e. a DMA forwarding destination.例文帳に追加

ＤＭＡ転送先であるローカルメモリ２９のビットマップエリアにおいて、１ラインのデータが縦方向に配置されて格納されるように、ＤＥＣＵ４１内部の展開処理コントローラ４１２にて、ラインバッファ２８１に格納されている展開後の記録データに１ワード毎に、転送先アドレスを個別に設定する。 - 特許庁

When the speech section deciding part 110 recognizes speech in the power spectrum, the switch S1 is changed over to the side B of the fixed terminal, a matching part 109 recognizes each word of the speech according to recognition vocabulary of a recognition vocabulary dictionary 108 and acoustic models of the acoustic model buffer 107 to the speech of the power spectrum.例文帳に追加

音声区間判定部１１０でパワースペクトルに音声の認識時に、スイッチＳ１を固定端子Ｂ側に切り替え、マッチング部１０９でパワースペクトルの音声に対して認識語彙辞書１０８の認識語彙と音響モデルバッファ１０７の音響モデルにしたがって音声の各単語を認識する。 - 特許庁

This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.例文帳に追加

本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁

The programming operation method for a flash memory device includes: a plurality of multi-level cells connected to a plurality of bit line pairs and a plurality of word lines respectively; and a page buffer circuit including a high-order bit register for storing input data and outputting the input data or inverted input data, and a low-order bit register for receiving the transmission of the input data through the high-order bit register.例文帳に追加

複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法。 - 特許庁

An imaging array 100 comprises a plurality of pixels 131, 134 each comprising a photo-diode 112 comprising first and second terminals, a local reset circuit 101 for connecting the first terminal to a column reset line 158 and a buffer circuit 116 for selectively connecting the first terminal to a column bit line 118 in response to a word select signal 121, and a column reset circuit 60.例文帳に追加

イメージングアレイ１００は、第１、第２の端子を備えるフォトダイオード１１２と、第１の端子を列リセットライン１５８に接続するためのローカルリセット回路１０１と、第１の端子をワード選択信号１２１に応じて列ビットライン１１８に選択的に接続するためのバッファ回路１１６とを備える複数のピクセル１３１、１３４と、列リセット回路６０とを備える。 - 特許庁