「"CLOCK CYCLE"」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Calculation parts 441 to 443 individually perform predetermined calculation corresponding to instruction in the first half of a clock cycle.例文帳に追加

クロックサイクルの前半において、演算部４４１乃至４４３は各々命令に応じた所定演算を行う。 - 特許庁

For a given clock cycle, the presence of an error bit in the PRBS generated by the device is detected.例文帳に追加

所与のクロック・サイクルの間に、デバイスによって生成されたＰＲＢＳ中のエラー・ビットの存在を検出する。 - 特許庁

To provide a device and a method for accessing a memory core two times or more in one clock cycle using self-timing logic.例文帳に追加

自己タイミング論理を使用し、１クロックサイクル中にメモリコアを２回以上アクセスする装置と方法を開示する。 - 特許庁

To easily suppress the variation of a power supply voltage caused by a difference in a power consumption state by a circuit synchronized with a clock cycle.例文帳に追加

クロックサイクルに同期する回路による電力消費状態の相違に起因する電源電圧の変動を容易に抑制する。 - 特許庁

In the first half of a clock cycle, arithmetic operation parts 441 to 443 performs prescribed arithmetic operations according to instructions, respectively.例文帳に追加

クロックサイクルの前半において、演算部４４１乃至４４３は各々命令に応じた所定演算を行う。 - 特許庁

A compensation signal is supplied simultaneously with and/or in the same clock cycle of the occurrence of a disturbance causing a motion requiring a compensation.例文帳に追加

補償信号は、補償を要する運動を生ずる外乱の発生と同時及び／又は同一のクロックサイクルにおいて供給される。 - 特許庁

Instructions are alternately selected from two threads every clock cycle and loaded into an IFAR (Instruction Fetch Address Register) 103.例文帳に追加

命令はクロック・サイクルごとに２つのスレッドから交互に選択してＩＦＡＲ（命令フェッチ・アドレス・レジスタ）１０３にロードする。 - 特許庁

The active command is not changed but executed in the same clock cycle as generation of the active command.例文帳に追加

アクティブコマンドは変更されず、アクティブコマンドの発生と同じクロックサイクルで実行される。 - 特許庁

An active command is not changed, is performed with the same clock cycle as generation of the active command.例文帳に追加

アクティブコマンドは変更されず、アクティブコマンドの発生と同じクロックサイクルで実行される。 - 特許庁

When the STOP instruction is executed, a CPU 1 outputs a STOP signal, and outputs a STOP2 signal one clock cycle behind this.例文帳に追加

ＣＰＵ１はＳＴＯＰ命令実行時に、ＳＴＯＰ信号を出力し、これに１クロックサイクル遅れてＳＴＯＰ２信号を出力する。 - 特許庁

To execute two instructions in parallel at the same clock cycle by the use of only one computing element, and hereby improve a data processing speed.例文帳に追加

１つの演算器のみを用いて２つの命令を並列に、同じクロックサイクルで実行して、データ処理速度を向上させる。 - 特許庁

The address coincidence and comparison circuit 160 is made a non-operation state in a clock cycle in which write-in operation is indicated.例文帳に追加

アドレス一致比較回路１６０は、書込動作が指示されたクロックサイクルにおいては、非動作状態とされる。 - 特許庁

In this constitution, retrieving operation of 2 or more can be performed at the same time over to extend clock cycle or more.例文帳に追加

この構成では、２以上の検索動作を１以上のクロックサイクルに渡って同時に実行可能である。 - 特許庁

A data cell, the data of a head bit in which is discriminated as effectiveness, is regarded as being valid at the next clock cycle of the CLK2.例文帳に追加

先頭ビットのデータが有効と判断されたデータセルをＣＬＫ２の次のクロックサイクルで有効と見なす。 - 特許庁

The assignment release the agent 125 passes one or more batons to the assignment agent 100 in each clock cycle.例文帳に追加

割当解除エージェント１２５は、各クロックサイクルごとに、１つ又は複数のバトンを割当エージェント１００に渡す。 - 特許庁

To reduce breakdown of a video image signal even when correction of a time axis by a clock cycle is difficult in a video image recorder.例文帳に追加

映像記録装置において、クロック周期による時間軸の補正が困難な場合にも、映像信号の破綻を低減することにある。 - 特許庁

To provide a performance monitor circuit capable of specifying a sampling interval by clock cycle and a method thereof.例文帳に追加

サンプリング間隔をクロック・サイクル単位で指定できる性能モニタ回路及びその方法を提供する。 - 特許庁

Thus, since a signal transmission distance per one clock cycle in the bus system 19 is shortened more than that when transmitted between the bus master 21 and the bus slave 22 by one clock cycle, the operating frequency of the bus system can be increased.例文帳に追加

これにより、該バス・システム１９における１クロック・サイクル当たりの信号伝送距離は、バス・マスタ２１−バス・スレーブ２２間を１クロック・サイクルで伝送させるときのものに比し、短縮されるので、バス・システムの動作周波数を増大できる。 - 特許庁

The address of the final vector element in the clock cycle 1 is compared with the address of the head vector element of second vector data inputted in the following clock cycle 2, and a continuous area including the head vector element in which vector elements having the same address are continued is detected.例文帳に追加

クロックサイクル１の最後のベクトル要素のアドレスと、次のクロックサイクル２で入力された第２ベクトルデータの先頭のベクトル要素のアドレスとが比較され、先頭のベクトル要素を含み、同一のアドレスを持つベクトル要素が連続している連続領域が検出される。 - 特許庁

In order to evaluate the quality of a signal recorded on an optical recording medium, etc., a target signal is obtained based on a predetermined data string and a predetermined partial response characteristic, and for each clock cycle, an equalization error is calculated that is a difference between the target signal and a signal reproduced for each clock cycle.例文帳に追加

光ディスク媒体等に記録された信号の品質を評価するために、所定のデータ列及び所定のパーシャルレスポンス特性から目標信号を求め、当該目標信号と、クロック周期毎の再生信号との差異である等化誤差をクロック周期毎に算出する。 - 特許庁

To dispense with dedicated data buses for downsizing of a memory control circuit and reduce manufacturing cost, in a method for controlling memory in a system in which mixing memory consisting of SDRAM or S mask ROM and a circuit, the clock cycle of which is double when the clock cycle of the control circuit of the memory is set as 1.例文帳に追加

ＳＤＲＡＭ又はＳマスクＲＯＭからなるメモリと、このメモリの制御回路のクロック周期を１とした場合にクロック周期が２倍となる回路とが混在するシステムにおけるメモリ制御方法において、専用のデータバスをなくし、メモリ制御回路の小形化、低コスト化を図る。 - 特許庁

When the recording data of a mark length which is the integral multiple of a recording channel clock cycle T is recorded, a set of a rear part heating pulse and a rear part cooling pulse is increased every time the mark length of the recording data is doubled with respect to the recording channel clock cycle T.例文帳に追加

この発明は、記録チャンネルクロック周期Ｔの整数倍のマーク長の記録データを記録する場合に、記録データのマーク長が前記記録チャンネルクロック周期Ｔに対して２倍増える毎に、後部加熱パルスと後部冷却パルスを１組増やすものである。 - 特許庁

Two values of a digital signal S20 outputted from a digital signal generating circuit 20 are switched at a comparatively fast clock cycle such as a clock cycle of, e.g. A-D conversion and a subtractor circuit 33 detects a difference S33 of residue signals S16 after digital conversion outputted from an A-D conversion circuit 16 corresponding to the two values, respectively.例文帳に追加

ディジタル信号発生回路２０において、例えばＡ／Ｄ変換のクロックサイクル毎といった比較的速いサイクルでディジタル信号Ｓ２０の２つの値が切り替えられ、この２つの値にそれぞれ対応してＡ／Ｄ変換回路１６から出力されるディジタル変換後の残差信号Ｓ１６の差分Ｓ３３が、減算回路３３において検出される。 - 特許庁

A write part, 211 writes the order tag reported in instruction execution order trace information gathering mode to a trace memory 213 at every clock cycle by using a clock cycle as an address and writes the execution status reported in instruction description trace information gathering mode to the trace memory 213 by using the reported order tag as an address.例文帳に追加

書き込み部２１１は、命令実行順トレース情報採取モードのときに通知された順序タグをクロックサイクル値をアドレスとしてトレースメモリ２１３にクロックサイクル毎に書き込み、命令記述順トレース情報採取モードのときに通知された実行ステータスを通知された順序タグをアドレスとしてトレースメモリ２１３に書き込む。 - 特許庁

The display control device is provided with a scanning line driver 7 for sequentially driving the scanning lines Y1-Ym at a vertical clock cycle, a signal line driver 9 for sequentially driving signal lines X1-Xn by each prescribed number corresponding to a video signal at a horizontal clock cycle, and a display timing controller 3 for controlling the scanning line driver 7 and the signal line driver 9.例文帳に追加

表示制御装置は垂直クロックサイクルで走査線Ｙ1〜Ｙmを順次駆動する走査線ドライバ７と、水平クロックサイクルで信号線Ｘ1〜Ｘnをビデオ信号に対応して順次所定数ずつ駆動する信号線ドライバ９と、走査線ドライバ７および信号線ドライバ９を制御する表示タイミングコントローラ３とを備える。 - 特許庁

A counter clock cycle switching part 9 supplies a reference clock FCLK as a counter clock CCLK when up and down count operation are started, and switches the cycle of the counter clock CCLK to 4, 8, 32 times when time that is 100, 500, 1300 times larger than the reference clock cycle passes from an operation start point.例文帳に追加

カウンタクロック周期切替部９は、アップカウント動作およびダウンカウント動作の開始時点で、基準クロックＦＣＬＫをカウンタクロックＣＣＬＫとして供給し、動作開示時点から基準クロック周期の１００倍、５００倍、１３００倍の時間が経過した時点でカウンタクロックＣＣＬＫの周期を４倍、８倍、３２倍にそれぞれ切り替える。 - 特許庁

A phase generation circuit 5 switches a parameter FSCD' as a phase adjustment amount serving as phase information in a clock cycle free from phase adjustment, a parameter FSFT in a clock cycle to be phase adjusted as an accumulated output value RADD so as to generate a sinusoidal signal as a color subcarrier signal.例文帳に追加

位相生成回路５は、位相調整を行わないクロックサイクルでは位相情報となる位相調整量としてパラメータＦＳＣＤ′を、位相調整を実行するクロックサイクルではパラメータＦＳＦＴを、累積加算した出力値ＲＡＤＤとしてカラーサブキャリア信号としての正弦波信号を発生させるように切り替える。 - 特許庁

A digital accumulator 10 contains a first adder stage 15 where an input addend is added to the least significant value of the output of the accumulator at a previous clock cycle.例文帳に追加

デジタルアキュムレータ（１０）は入力加数が前のクロック周期におけるアキュムレータの出力の最下位部の値に加えられる第１の加算器段（１５）を含む。 - 特許庁

The command execution circuit 108 includes a digital logic circuit for processing data in response to the command, and a latch point circuit for latching the data for every clock cycle, for supply to the next execution stage.例文帳に追加

実行ステージ１０８は、命令に応じてデータを処理するデジタル論理回路と、次段の実行ステージに対して供給するため、各クロックサイクルごとに、データをラッチするラッチポイント回路と、を含む。 - 特許庁

To supply the pipeline with data at an appropriate timing, the input data X and constant value T are read one clock cycle prior to the timing originally to read.例文帳に追加

パイプラインに適切なタイミングでデータを供給するために、各ラウンドで使用される入力データＸおよび定数値Ｔは、本来読み込むべきタイミングよりも１クロックサイクル前に読み込まれる。 - 特許庁

In this control method, data words formed by plural byte are stored in the same clock cycle by programming the number previously decided of the adjacent memory cell 11.例文帳に追加

この管理方法は、隣接するメモリセル１１の予め決められた数をプログラムすることにより、複数のバイトによって形成されたデータワードを同じクロックサイクル内で記憶することを含む。 - 特許庁

The circuit that selectively latches the domino gate is configured such that the circuit evaluates the domino logic gate or latches its output signal during the same clock cycle as that for generating the enable signal independently of the layout and the frequency.例文帳に追加

選択的にラッチする回路は、これらの配置関係及び周波数に関係なく、イネーブル信号を生成するのと同じクロックサイクル中に、ドミノ論理ゲートを評価し、または、ラッチするように構成されている。 - 特許庁

The speculative address of the next instruction field is also decided during the second clock cycle and compared with the speculative address generated during the first cycle.例文帳に追加

第２クロックサイクル中も又、ネクストインストラクションフィールドのスペキュラティブアドレスが決定され、第１サイクル中に生成されたスペキュラティブアドレスと比較される。 - 特許庁

To decode a plurality of code lengths more than one per clock cycle with the number of code length decoders kept in small and without using large barrel shifters for a code length decoding means in a circuit.例文帳に追加

コード長復号器の数を小さく保ち、また、回路内のコード長復号手段に大きなバレルシフタを使用せずに、クロックサイクルあたり１より多い複数のコード長を復号する。 - 特許庁

To synchronize highly accurately an internal clock to an external clock for any clock cycle after an internal clock is started to output.例文帳に追加

内部クロックの出力が開始された後は如何なるサイクルにおいても、外部クロックに対して内部クロックを高精度に同期させることを特徴とする。 - 特許庁

The test circuit 104 samples the target signal 103 at a timing selected among a plurality of possible timings in the clock cycle of the lock signal 101.例文帳に追加

テスト回路(104)は、クロック信号(101)のクロック周期内における複数の可能なタイミングから選択されたタイミングで、ターゲット信号(103)をサンプリングする。 - 特許庁

During each clock cycle, an encoder processes multiple bits and generates outputs consistent with those generated sequentially over multiple clock cycles in a conventional convolutional encoder.例文帳に追加

各クロックサイクル中、符号器は複数ビットを処理し、従来の畳込み符号器における複数クロックサイクルにわたり順次生成される出力と整合性のある出力を生成する。 - 特許庁

The CAM includes a retrieval port 102b for performing retrieval operation in each clock cycle, and a maintenance port 103a for writing and reading data at an address position of the content addressable memory.例文帳に追加

ＣＡＭは、各クロックサイクルで検索動作を実行するための検索ポート１０２ｂと、コンテントアドレサブルメモリのアドレス位置でデータの書き込みおよび読み出しをするためのメンテナンスポート１０３ａと、を備える。 - 特許庁

A refresh controlling circuit controls the number of dynamic memory cells to be refreshed in response to the refresh request signal according to the clock cycle which is a cycle of the detected clock signal.例文帳に追加

リフレッシュ制御回路は、検出されたクロック信号の周期であるクロック周期に応じて、リフレッシュ要求信号に応答してリフレッシュするダイナミックメモリセルの数を制御する。 - 特許庁

To miniaturize a scanning flip-flop circuit, even if it is a flip-flop that outputs one data respectively by the positive edge and the negative edge in one clock cycle.例文帳に追加

クロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンフリップフロップ回路であっても、スキャンフリップフロップ回路を小型化することを目的とする。 - 特許庁

A signal CLKTMRDEF is made a 'L' level 3 clock cycle after input of the command of an internal signal CLKINDRVT based on an external clock signal.例文帳に追加

外部クロック信号にもとづく内部信号ＣＬＫＩＮＤＲＶＴの、上記コマンドの入力から３クロックサイクル後に、信号ＣＬＫＴＭＲＤＥＦを“Ｌ”レベルにする。 - 特許庁

At that time, an NT signal control circuit generating NT signal designating switching between shifting operation and capturing operation is provided within the semiconductor integrated circuit, so that the operation by the NT signal can be performed within one clock cycle.例文帳に追加

その際、シフト動作とキャプチャ動作の切り替えを指定するＮＴ信号を生成するＮＴ信号制御回路を半導体集積回路の内部に設け、ＮＴ信号による動作が１クロックサイクル内に収まるようにする。 - 特許庁

Or, the wiring pair has opposite directional probability over the prescribed or the user selected minimum opposite directional switching availability for one clock cycle.例文帳に追加

或いは、配線対は、１クロック・サイクルにつき、所定のまたはユーザにより選択された最小逆方向スイッチング確率以上の、逆方向スイッチング確率を有し得る。 - 特許庁

The incremental/decremental unit means contains a logic means for triggering the incremental, decremental or identification operation on the most significant output of the accumulator based on decision by a result obtained at the previous clock cycle.例文帳に追加

増分器／減分器手段は前のクロック周期で得られた結果でなされた決定に基づくアキュムレータ出力の最上位部について増分、減分または識別動作をトリガするための論理手段を含む。 - 特許庁

A reproduction sequence of data which are sampled for every clock cycle is equalized into a partial response waveform in a FIR filter 14, and then input into a FIR filter 17.例文帳に追加

クロック周期毎にサンプリングされた再生データ列がＦＩＲフィルタ１４でパーシャルレスポンス波形に等化された後、ＦＩＲフィルタ１７に入力される。 - 特許庁