「並列試験」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

半導体素子用ツ—パス多重状態並列試験例文帳に追加

TWO-PASS MULTIPLE STATE PARALLEL TEST FOR SEMICONDUCTOR DEVICE - 特許庁

並列プロセッサ間通信の試験方法及びプログラム例文帳に追加

TEST METHOD AND PROGRAM OF COMMUNICATION BETWEEN PARALLEL PROCESSOR - 特許庁

集積回路素子の並列試験装置及び方法例文帳に追加

APPARATUS AND METHOD FOR PERFORMING PARALLEL TEST ON INTEGRATED CIRCUIT DEVICES - 特許庁

パーソナルコンピュータ１は、並列試験プログラムＰ−１〜Ｐ−Ｎを生成して並列試験装置２−１〜２−Ｎにそれぞれ送信した後、試験開始信号Ｃ−１〜Ｃ−Ｎを並列試験装置２−１〜２−Ｎにそれぞれ送信する。例文帳に追加

A personal computer 1 generates parallel testing programs P-1 to P-N for transmitting to parallel testing devices 2-1 to 2-N, and then transmits test start signals C-1 to C-N to the parallel testing devices 2-1 to 2-N. - 特許庁

タイヤ試験機において、１つの試験機でユニフォミティ測定と動バランス測定とを並列して行って試験効率を一層向上させる。例文帳に追加

To further improve testing efficiency by performing uniformity measurement and dynamic balance measurement in parallel by one tester, as a tire tester. - 特許庁

装置内連続試験プログラム並列実行手段２３、装置間試験プログラム並列実行手段２４、及び試験プログラム手操作並列実行手段２５はそれぞれ必要な起動情報とともに試験装置群４の各装置に格納された試験プログラムに起動を渡す。例文帳に追加

An inter-device test program parallel execution means 24 and a test program manual operation parallel execution means 25 respectively leave start for the test program stored in each device of the test device group 4 together with the required start information. - 特許庁

多数の被試験素子を並列に検査するテストシステム及びテスト方法例文帳に追加

SYSTEM AND METHOD FOR TESTING MANY DEVICES UNDER TEST IN PARALLEL - 特許庁

アプリケーション性能試験のための並列作業負荷シミュレーション例文帳に追加

PARALLEL WORK LOAD SIMULATION FOR APPLICATION PERFORMANCE TEST - 特許庁

メモリ試験装置１０は、複数の被試験メモリＤ１〜Ｄ３２に試験信号を書き込むとともに複数の被試験メモリＤ１〜Ｄ３２に書き込まれた信号を読み出して、複数の被試験メモリＤ１〜Ｄ３２の試験を並列して行う。例文帳に追加

The memory test device 10 writes a test signal to a plurality of memories to be tested D1 to D32; while it reads signals written in the plurality of memories to be tested D1 to D32 and tests the plurality of memories to be tested D1 to D32 in parallel. - 特許庁

これに応答して、並列試験装置２−１〜２−Ｎはそれぞれ、並列試験プログラムＰ−１〜Ｐ−Ｎを実行して、計測用装置３−１〜３−Ｎを用いてＤＵＴ４に対する試験処理を行う。例文帳に追加

In response to it, the parallel testing devices 2-1 to 2-N execute the parallel testing programs P-1 to P-N and perform testing processing to a DUT 4 by measuring devices 3-1 to 3-N. - 特許庁

これにより複数の動作試験を並列に実行することで効率的な試験が行えるとともに、各動作試験を単独で実行した場合と同様の結果が得られるので正確な試験が行える。例文帳に追加

Thus, it is possible to achieve an efficient test by executing the plurality of operation tests in parallel, and to perform an accurate test by obtaining a result similar to that obtained by independently executing each of the operation tests. - 特許庁

試験部）は、単独で試験可能な回路ブロックを複数備える半導体集積回路の指定された１または複数の回路ブロックを含む試験ブロックを並列に試験する。例文帳に追加

The test unit tests in parallel a test block including designated one or more circuit blocks of a semiconductor integrated circuit having a plurality of circuit blocks which can be tested singly. - 特許庁

並列に試験される被試験メモリ毎に良否判定を省略する箇所を個別に設定可能とすることで、試験時間の短縮を図ることができるメモリ試験装置及び方法を提供する。例文帳に追加

To provide a memory test device and a memory test method which enable parts where quality decision can be omitted to be set individually for each memory to be tested in parallel and thereby shortening the test time. - 特許庁

同一種類の試験管を多数収容する試験管収容部が対向して配置され、これらが複数並列配置されている。例文帳に追加

Test tube housing sections which house a large number of test tubes of the same kind are arranged to face each other, and a plurality of the test tube housing sections are arranged in parallel. - 特許庁

異なるテストレートでの複数のＤＵＴ（試験対象）の同時試験や、同一ＤＵＴでの複数の異なる機能別の並列試験を実現する。例文帳に追加

To realize a simultaneous test of a plurality of DUTs (test objects) at different test rates and to realize a parallel test of a plurality of different functions in an identical DUT. - 特許庁

試験対象となるチップの面積増加を抑制しつつ、ウェハテスト時において同時に並列試験可能なチップ数を多くとれる半導体試験装置を提供する。例文帳に追加

To provide a semiconductor test device taking may chip numbers capable of parallel test simultaneously during a wafer test while suppressing the area increase of chips being a test object. - 特許庁

大幅な装置のコスト上昇を招かずに、並列に設けられた被試験対象に対して異なる試験パターンを印加することができ、効率的に半導体集積回路の試験を行うことができる半導体集積回路試験装置及び方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit testing system which effectively tests a semiconductor integrated circuit by applying different test patterns to objects under test arranged in parallel without inviting large increase in cost of the system and a method. - 特許庁

試験回路を、試験対象チップＣＰと１対１に、試験対象ウェハ１０とは別のテストウェハ２１０上に備えるので、試験対象チップＣＰの面積を増加させることなく、ウェハテスト時において、同時に多数個のチップＣＰを並列にテストすることができる。例文帳に追加

Since the test circuit is provided on the other test wafer 210 separated from the test object wafer 10 on 1 to 1 of the test object chip CP, a number of the chips CP can be simultaneously tested in parallel during the wafer test without increasing the area of the test object chip CP. - 特許庁

こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。例文帳に追加

Those output internal signals MA are observed by using an external tester or the like; thereby allowing evaluation tests of core chips to be performed in parallel. - 特許庁

装置の大型化やテストプログラムの複雑化を来たすことなく並列試験個数を従来よりも増大させる。例文帳に追加

To increase the number of parallel tests more than hitherto without enlargement of a device or complication of a test program. - 特許庁

集積回路が複数の機能マクロを内蔵する場合には、上述のように構成した上で各機能マクロの試験を同時並列的に行うようにする。例文帳に追加

For an integrated circuit containing a plurality of functional macros, the function macros are tested concurrently after constituting as described above. - 特許庁

並列方向にわたる試験風の速度の偏りを抑えることができる横風送風装置を提供する。例文帳に追加

To provide a cross wind generator capable of suppressing deviation in speed of a testing wind over a parallel direction. - 特許庁

プローブカード、半導体集積回路試験装置及び半導体集積回路試験方法に関し、多数個並列テストを行う際の測定プローブ針の損傷を防止するとともに、検査効率を高める。例文帳に追加

To prevent a damage of a measuring probe needle when performing a large-numbered parallel test, and to heighten inspection efficiency, concerning a probe card, a semiconductor integrated circuit testing device and a semiconductor integrated circuit test method. - 特許庁

抵抗部ＤＥは、試験対象の半導体装置ＴＥの通電時の抵抗値とほぼ等しい抵抗値を有し、試験対象の半導体装置ＴＥと並列に設けられる。例文帳に追加

The resistor part DE has resistance roughly equal to resistance of an energized semiconductor device TE under test, and is arranged in parallel with the semiconductor device TE under test. - 特許庁

サイリスタモジュール１の試験を行う等価負荷試験回路において、コンデンサが直列に２分割されてコンデンサ２１、２２とされ、コンデンサ２２にダイオード９１が並列接続されている。例文帳に追加

In an equivalent load testing circuit for testing a thyristor module 1, a capacitor is divided into capacitors 21, 22 in series, and a diode 91 is connected in parallel with the capacitor 22. - 特許庁

並列プロセッサ装置の負荷試験において信頼性が高い試験結果を得るとともに、障害診断において迅速に異常箇所の特定を行うこと。例文帳に追加

To obtain highly reliable test results in the load test of a parallel processor device and also quickly specify an abnormal place in a failure diagnosis. - 特許庁

本発明は、外部とのデータの受け渡しを直列データで行い、メモリセルへのデータの読み書きを並列データで行う半導体集積回路に関し、動作試験を高速に行い、試験コストを低減することを目的とする。例文帳に追加

To reduce costs for testing by carrying out a performance test at a high speed when data are serially transmitted to/from the outside, and are transmitted in parallel for reading/writing them from/in memory cells. - 特許庁

並列プロセッサ装置の負荷試験において信頼性が高い試験結果を得るとともに、障害診断において迅速に異常箇所の特定を行うこと。例文帳に追加

To obtain a high-reliability test result in a load test of a parallel processor device, and to rapidly specify an abnormal part in failure diagnosis. - 特許庁

試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。例文帳に追加

When the semiconductor integrated circuit is operated for test, input data TI for test are given to the scan registers 21 and 24 at the front ends of the divided chains synchronously to a multiplied clock signal CKD which is obtained by doubling a clock signal CK after the data are converted into parallel data S41 and S42 by means of a serial/parallel conversion circuit 40. - 特許庁

複数の被測定デバイス１２に対し、試験パターン波形を印加して並列試験を行う半導体試験装置において、各被測定デバイス１２に共通の第１試験パターンデータを発生するパターン発生器１０１と、各被測定デバイス１２に個別の第２試験パターンデータを発生する記憶部１０３と、第１試験パターンデータと第２試験パターンデータのいずれかを選択する第１の選択回路１０５とを備えたことを特徴とする。例文帳に追加

The semiconductor testing apparatus which performs parallel tests while applying test pattern waveforms to a plurality of devices under measurement 12, is equipped with a pattern generator 101 for generating first test pattern data common to each device 12, a storage portion 103 for generating second test pattern data individual to each device 12, and a first selection circuit 105 for choosing either the first test pattern data or the second test pattern data. - 特許庁

複数のメモリチップを搭載し、これら複数のメモリチップを並列接続し、この並列接続した接続線の両端を一方と他方の接続部に接続した構造のメモリボードにおいて、何れの接続部側からでも試験パターン信号を印加して試験を行うことができるメモリボード試験装置を提供する。例文帳に追加

To provide a memory board test device which can perform a test by applying a test pattern signal from any connection part side in a memory board having such a structure that a plurality of memory chips are incorporated, these memory chips are connected in parallel and both ends of these connection lines being connected in parallel are connected to the connection parts of one side and the other side. - 特許庁

これによって外部抵抗体８０を通過した送風気体について、並列方向Ｘの速度の均一化を促進し、並列方向Ｘにわたる試験風の速度の偏りを抑えることができる。例文帳に追加

Consequently, uniformization of speed over the parallel direction X for the blown-off airgases having passed the resistant substance 80 is accelerated, and the deviation in the speed of the testing wind over the parallel direction X can be suppressed. - 特許庁

容量性被試験デバイスに直流を印加して等価並列抵抗の値を求めることができ、装置の規模を小さくしてコストダウンを図る並列抵抗計測方法及びその装置に提供する。例文帳に追加

To provide a parallel resistance measuring method and a device therefor capable of determining a value of an equivalent parallel resistance by applying a direct current into a capacitive test device, and reducing cost by reducing a device scale. - 特許庁

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。例文帳に追加

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory. - 特許庁

測定ユニットと測定ユニット診断用の基準器とをそれぞれ有するサイトを複数備え、複数のＩＣチップを並列して試験可能なＩＣ試験装置において、精度を下げずに、各サイトの基準器を校正する際の手間と時間とを削減する。例文帳に追加

To reduce the labor and time at the time of calibrating reference devices in respective sites without reducing precision in an IC test device capable of testing plural IC chips in parallel having the plural sites each including measurement units and measurement unit diagnostic reference devices. - 特許庁

この構成の回路を、被試験コンデンサ個数分並列に接続し、各回路におけるダイオード４のアノードを接続した端子と、コンデンサ２の陰極側を各測定端子３ｂを挟んで接続した端子とを電源端子とし、電源５により試験電圧を印加する。例文帳に追加

The circuits in such a configuration are connected in parallel as many as the number of capacitors to be tested, the terminal of each circuit connecting the anode of the diode 4 and a terminal connecting the cathode side of the capacitor 2 while sandwiching each measuring terminal 3b are used as power supply terminals, and a test voltage is impressed by a power source 5. - 特許庁

試験時にＶ６端子に向かって電流が流れるラダー抵抗Ｒ_６，Ｒ_７に並列に、当該ラダー抵抗Ｒ_６，Ｒ_７に上記試験時に流れる電流を当該ラダー抵抗Ｒ_６，Ｒ_７に代わって自身に流すことができるバイパス素子としてのダイオードＤ１，Ｄ２が接続されている。例文帳に追加

Diodes D1, D2 are connected with rudder resistors R_6, R_7, through which a current flows toward a V6 terminal in the test, in parallel as bypass elements which feed a current running through the rudder resistors R_6, R_7 in the test to itself instead of the rudder resistors R_6, R_7. - 特許庁

試験装置1において1...Mまでの各優先度を与えたデータバケットを、各優先度についてN個生成し、順次ランダムにK個のデータパケットをとりだして試験装置1のK個の出力より中継装置2のK個の入力に並列に供給する。例文帳に追加

The test device 1 generates N-sets of data packets given respective priorities 1,..., M, sequentially extracts K-sets of data packets at random and supplies them to K-sets of inputs of a relaying device 2 in parallel from K-sets of outputs of the test device 1. - 特許庁

起動試験プログラム選択手段２１は、入力装置１から起動を受けると、装置実装情報記憶部３１の情報から起動可能な試験プログラムを決定し、起動情報記憶部３２から並列実行するためのスケジューリング情報を得て、起動情報を作成する。例文帳に追加

A start test program selection means 21 started from an input device 1 decides a test program able to be tested from information stored in a device mount information storage section 31, obtains scheduling information from a start information storage section 32 for parallel execution to generate start information. - 特許庁

それぞれ独立して動作する複数の機能ブロック３１〜３４を有する半導体装置３０について試験を行う試験装置２０であって、半導体装置の温度を測定する温度検出部２２と、温度検出部が検出した温度に基づいて複数の機能ブロックのうち、並列に試験を行う前記機能ブロックの数を切り換える切換部２１と、を備える。例文帳に追加

A test device 20 for performing test with respect to a semiconductor device 30 having a plurality of functional blocks 31 to 34 which are independently operated has a temperature detection part 22 for measuring the temperature of the semiconductor device and a switching part 21 for switching the number of the functional blocks performing test in parallel from a plurality of functional blocks based on the temperature detected by the temperature detection part. - 特許庁

テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能な半導体試験装置を実現する。例文帳に追加

To shorten test time while maintaining the determination results of respective devices even in parallel determination performed with output signals from the plurality of devices input into the same pin. - 特許庁

接続試験時に、複数の入力端子で受けた並列の入力パターンを、出力端子から順次に出力する直列の出力パターンに変換する変換回路１０を備えた。例文帳に追加

A conversion circuit 10 is provided for converting parallel input patterns received by plural input terminals to series output patterns outputted successively from an output terminal. - 特許庁

多波長光源２１から並列に出射された異なる波長の光を、光スイッチ２５を介して被試験光スイッチ１０の各入力ポートに入射する。例文帳に追加

Lights having different wavelengths emitted from a multi-wavelength light source 21 in parallel are injected to respective input ports of the optical switch 10 to be tested through the optical switch 25. - 特許庁

並列の入力パターンを直列に変換して出力端子から出力するため、出力端子の数が少ない場合にも、接続試験を実行できる。例文帳に追加

Since parallel input patterns are converted to series patterns and outputted from an output terminal, even when the number of output terminals are few, a connection test can be performed. - 特許庁

複数の半導体記憶装置をテストする際に、これら各半導体記憶装置に対する前記信号を高速に変化させることが可能で、テスト時間を短縮することが可能な並列試験装置を提供する。例文帳に追加

To provide a parallel test apparatus in which a signal for semiconductor memory apparatus can be varied at high speed when a plurality of semiconductor memory apparatuses are tested and a test time can be shortened. - 特許庁