「CPU Bus」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

A telephony adaptor 22 specifies a transmitter number which made a call to a telephone set 21 through a telephone line and outputs it to a CPU (central processing unit) 11 through an I/F (interface) 16 and a bus line 17.例文帳に追加

テレフォニーアダプタ２２は電話回線を介して電話機２１にかかってくる発信者番号を特定しＩ／Ｆ（InterFace）１６、バスライン１７を介してＣＰＵ(Central Processing Unit)１１に出力する。 - 特許庁

A CPU 5, an operation memory 6, a nonvolatile memory 7, a ROM 8, a speaker 9, a microphone 10, an input part 11, a display control part 13, and a transmitting and receiving part 15 are connected through a bus 16.例文帳に追加

ＣＰＵ５、作業用メモリ６、不揮発性メモリ７、ＲＯＭ８、スピーカ９、マイク１０、入力部１１、表示制御部１３、送受信部１５が、バス１６を介して接続されている。 - 特許庁

When a CPU 9 is driven in a home network server, bus switches 18, 23 are controlled so that an HDD 25 is always connected to an IDE controller 12.例文帳に追加

ホームネットワークサーバにおいては、ＣＰＵ９が稼動している時は、ＨＤＤ２５が常にＩＤＥコントローラ１２と接続されるようにバススイッチ１８およびバススイッチ２３が制御される。 - 特許庁

A CPU 14 once receiving the data update information of a subcoding Q data frame recognizes it, supplies the necessary address of subcoding Q data to an address decoding 15 from the updated subcoding Q data frame through an address bus 16, and supplies the decoded address to a subcoding Q data buffer part 13.例文帳に追加

ＣＤより読み込んだ信号からサブコーディングＱデータフレームを生成し、各サブコーディングＱデータ毎に読み出し可能にサブコーディングＱデータバッファに記憶させる。 - 特許庁

Peripheral device interface circuits 120 to 123 connected to a CPU bus 103 consist of core parts 130 to 133 and variable interface blocks 140 to 143.例文帳に追加

ＣＰＵバス１０３と接続する周辺装置インタフェース回路１２０，１２１，１２２，１２３を、コア部分１３０，１３１，１３２，１３３と、可変インタフェースブロック１４０，１４１，１４２，１４３とで構成する。 - 特許庁

A CPU 5 has both function of directly issuing an external bus access request to an external memory interface 3 and function of issuing a DMA (Direct Memory Access) transfer request to a DMAC (Direct Memory Access Controller) 4.例文帳に追加

ＣＰＵ５は、外部メモリインタフェース３に直接外部バスアクセス要求を発行する機能と、ＤＭＡＣ４に対してＤＭＡ転送要求を行う機能と、の両方を備える。 - 特許庁

The CPU 2, both flash memories 3 and 4, the buffer memory 5, both memories 6 and 7 for logical/physical address conversion and the ECC circuit 8 are connected to one another through a system bus 11.例文帳に追加

ＣＰＵ２と、両フラッシュメモリ３、４と、バッファメモリ５と、両論理／物理アドレス変換用メモリ６、７と、ＥＣＣ回路８とは、システムバス１１を介して互いに接続されている。 - 特許庁

When the television receiver receives digital broadcasting, a CPU 113 controls a signal system via a system bus 118 to extract a still picture of its video information and extracts caption information.例文帳に追加

ＣＰＵ１１３は、システムバス１１８を介して信号系を制御して、デジタル放送を受信したときは、その映像情報の静止画を抽出するとともに、字幕情報を抽出する。 - 特許庁

A RAS signal, a CAS signal and the address data outputted from the bus controller of the CPU are inputted, an upper address is read from the RAS signal and a lower address is read from the CAS signal.例文帳に追加

ＣＰＵのバスコントローラから出力されるＲＡＳ信号、ＣＡＳ信号およびアドレスデータを入力とし、ＲＡＳ信号より上位アドレス、ＣＡＳ信号より下位アドレスを読み出す。 - 特許庁

The monitor control unit 38 connected with the CPU 25 via a bus 26 displays on a monitor 17 image data of a memory card 14 according to the printing condition set by the operation panel 3.例文帳に追加

一方、モニタ制御部３８はバス２６を介してＣＰＵ２５に接続され、操作パネル３で設定された印刷条件に沿ってメモリーカード１４の画像データをモニタ１７に画像表示する。 - 特許庁

To provide a packet transmission/reception processing circuit, in which the drop in transfer rate via a CPU is reduced when data are transferred and for which an IEEE 1394 bus can be used efficiently.例文帳に追加

データ転送時におけるＣＰＵの介入による転送レートの低下を少なくし、効率的にＩＥＥＥ１３９４Ｂｕｓを使用できるパケット送受信処理回路を提供する。 - 特許庁

The reception terminal 11 has a display and input part 12 and an output part 13 for reading/writing examination cards 15, connected to a CPU 14 connected to the common bus 39.例文帳に追加

受付端末１１は、診察カード１５に対して読み書き可能な表示及び入力部１２及び出力部１３が共通バス３９に接続するＣＰＵ１４に接続されている。 - 特許庁

A switch 5 is provided to a bus part between the RAID controller 4 and hard disks 1 and 2, and switched over with a switching indication signal 13 from a CPU processing unit 6.例文帳に追加

ＲＡＩＤコントローラ４とハードディスク１，２との間のバス部に切替器５を設け、ＣＰＵ処理装置６から切替指示信号１３により、切替器５の切替操作を行う。 - 特許庁

To provide a monitoring system being capable of ensuring safety by detecting abnormality by a serial bus slave and processing the abnormality to a slave peripheral circuit in the case of the abnormality such as a master CPU runaway.例文帳に追加

マスタＣＰＵ暴走時等の異常時に、シリアルバススレーブにて異常を検出し、スレーブ周辺回路に対して異常処理して安全性を確保できる監視システムを提供する。 - 特許庁

A built-in trace memory 13 for storing the internal bus access information in a trace mode and storing the information as the built-in memory with respect to a CPU in a normal operation mode is provided in the processor 10.例文帳に追加

プロセッサ（１０）内に、トレースモード時においては内部バスアクセス情報を格納し、通常動作モード時には、ＣＰＵに対する内蔵メモリとして格納する内蔵トレースメモリ（１３）を設ける。 - 特許庁

The semiconductor integrated circuit is provided with an address signal storage circuit 38 capable of storing an address signal outputted from the interface circuit 19 to the time-division bus 16 so that the CPU 12 can read out the address signal.例文帳に追加

インタフェース回路１９から時分割バス１６に出力されたアドレス信号を、ＣＰＵ１２が読出し可能に保持することができるアドレス信号保持回路３８を設ける。 - 特許庁

When receiving the data of a predetermined address from the memory card 1, the protocol converting part 25b carries out ACK response together with the received data through a memory bus I/F 25a to a CPU side.例文帳に追加

プロトコル変換部２５ｂは、メモリカード１から所定アドレスのデータを受け取ると、メモリバスＩ／Ｆ２５ａを介してＣＰＵ側に前記受け取ったデータとともにＡＣＫ応答を行う。 - 特許庁

The ASIC 13 generates a signal corresponding to an ISA bus interface and a PCMCIA interface on the basis of a signal outputted from the CPU 11, multiplexes the signal and outputs the multiplexed signal.例文帳に追加

ＡＳＩＣ１３は、ＣＰＵ１１から出力される信号に基づいて、ＩＳＡバス・インタフェース及びＰＣＭＣＩＡインタフェースに対応する信号を生成し、マルチプレックスして出力する。 - 特許庁

A CPU 5 comprises both a function for directly issuing an external bus access request to an external memory interface 3 and a function for performing a DMA transfer request to a DMAC 4.例文帳に追加

ＣＰＵ５は、外部メモリインタフェース３に直接外部バスアクセス要求を発行する機能と、ＤＭＡＣ４に対してＤＭＡ転送要求を行う機能と、の両方を備える。 - 特許庁

Mirror registers 16 to 19 corresponding to registers 56 to 59 in a backup area are provided in a power off area, and the CPU parallelly accesses the mirror registers 16 to 19 through a system bus.例文帳に追加

バックアップエリアのレジスタ５６〜５９に対応するミラーレジスタ１６〜１９をパワーオフエリア内に設け、ＣＰＵはこれらのミラーレジスタ１６〜１９に対してシステムバスを介して並列にアクセスする。 - 特許庁

The PC 3 is interposed between the digital camera 1 and the printer 5 so that, even when using USB (universal serial bus), it is not necessary to further add a CPU for making the digital camera 1 a host.例文帳に追加

パソコン３をデジタルカメラ１とプリンタ５との間に介在させることにより、ＵＳＢを使用する場合であっても、デジタルカメラ１をホストとするためのＣＰＵをさらに付加する必要はない。 - 特許庁

An attachable and detachable memory card 23 is loaded to the data reproducing device by a two-way bus transceiver IC 22, this loading of the memory card 23 is detected by a CPU 20.例文帳に追加

双方向バストランシーバＩＣ２２によって着脱可能なメモリカード２３がデータ再生装置に装着されると、このメモリカード２３が装着されたことがＣＰＵ２０により検出される。 - 特許庁

To provide a monitor controller capable of reducing access to an outside bus so that it is possible to enhance the performance of a host CPU and a method for reporting the removal of the input and output board of the monitor controller.例文帳に追加

ホストＣＰＵのパフォーマンスを高めるために、外部バスのアクセスを減らした監視制御装置、及び監視制御装置の入出力ボードの抜去通知方法を提供する。 - 特許庁

The display module 100 has a display body 110, a module connector 120, a CPU 130, a bus 140, a display control circuit 150, a temporary memory 160, and a data memory 170.例文帳に追加

表示モジュール１００は、表示体１１０と、モジュールコネクタ１２０と、中央演算ユニット１３０と、バス１４０と、表示制御回路１５０と、一時メモリ１６０と、データメモリ１７０とを有する。 - 特許庁

A BUS control circuit 103 receives the external access request from the CPU 101, an internally generated refresh request, etc., and controls the DRAM 102, a ROM 104, and an I/O device 105.例文帳に追加

ＢＵＳ制御回路１０３は、ＣＰＵ１０１からの外部アクセス要求、内部発生のリフレッシュ要求等を受け、ＤＲＡＭ１０２、ＲＯＭ１０４、Ｉ／Ｏデバイス１０５を制御する。 - 特許庁

A Bluetooth device 10 has a CPU 2, a memory 3, a ROM 4, a storage device 5, an RS-232C controller 6, a cable/radio communication part 7 connected with a bus 1, and a BT transmitting/receiving part 8 connected with the RS-232C controller 6.例文帳に追加

Bluetooth装置１０は、バス１に接続されたCPU２、メモリ３、ROM４、記憶装置５、RS-232Cコントローラ６及び有線／無線通信部７と、RS-232Cコントローラ６に接続されたBT送受信部８とを有する。 - 特許庁

The wireless LAN access point is provided with a CPU 14, a PCI bus 2 connected thereto, the power supply section 18 connected thereto, a wireless LAN interface 16 and a wired LAN interface 17.例文帳に追加

無線ＬＡＮアクセスポイントは、ＣＰＵ１４と、これに接続されるＰＣＩバス１２と、これに接続される電源部１８、無線ＬＡＮインターフェース１６及び有線ＬＡＮインターフェース１７とを備える。 - 特許庁

Therefor, driving function of a bus can be changed, in response to areas accessed by a CPU, etc., and the unnecessary power consumption and the generation of noises can be prevented.例文帳に追加

したがって、ＣＰＵなどがアクセスする領域に応じてバスの駆動能力を変更することができ、不必要な電力の消費やノイズの発生を防止することが可能となる。 - 特許庁

The center equipment 1 has a host CPU 2, data transfer circuits 4-i (i=1 to m) corresponding to the external general buses 5-i and a high-speed internal local bus 3 connecting these circuits.例文帳に追加

センタ装置１は、ホストＣＰＵ２と外部汎用バス５−ｉに対応するデータ転送回路４−ｉ（ｉ＝１〜ｍ）と、それらの間を接続する高速の内部ローカルバス３とを有する。 - 特許庁

Error signals Err1 to ErrN from monitoring subjects are applied to a counter system 11 through a synchronizing signal converter 10 and outputted to a monitoring system CPU or the like through a data bus.例文帳に追加

監視対象からのエラー信号Ｅｒｒ＿１〜Ｅｒｒ＿Ｎが同期信号変換器１０を介して、計数器系１１に印加され、データバスを介して、監視系ＣＰＵ等に出力される。 - 特許庁

The CPU 10 is provided with a bus interface 11, a control unit 12, a command cache 13a, a data cache 13b, a secondary cache 13c, a command decoder 14, a computing unit 15, and a register group 16.例文帳に追加

ＣＰＵ１０は、バスインターフェース１１、制御ユニット１２、命令キャッシュ１３ａ、データキャッシュ１３ｂ、２次キャッシュ１３ｃ、命令デコーダ１４、演算ユニット１５およびレジスタ群１６を備えている。 - 特許庁

To provide a game machine assuring a probability of big win occurrence by monitoring a random number value via a data bus and appropriately detecting abnormality of a signal line from a counter IC to a CPU.例文帳に追加

データバスを介して乱数値を監視することで、カウンタＩＣからＣＰＵへ至る信号線の異常を的確に検出して、大当り発生の確率を保証する遊技機を提供する。 - 特許庁

Depending on the mode switch signal 58 from the CPU 10, the nCE-nCS switching circuit 57 transmits a card enable signal nCE[2:1] or a chip select signal nCS [1:0] to the bus switch 54.例文帳に追加

ｎＣＥ−ｎＣＳ切替回路57は、ＣＰＵ10からのモード切替え信号58により、カードイネーブル信号ｎＣＥ［２：１］またはチップセレクト信号ｎＣＳ［１：０］をバススイッチ54へ送出する。 - 特許庁

When the E2PROM 4 finishes writing, the circuit 6 is made inoperative, the CPU 1 is connected to the bus 10, and a signal necessary to the writing of the next prescribed byte is given.例文帳に追加

Ｅ^2 ＰＲＯＭ４の書き込みが終了すると、タイミング発生回路６を非動作状態にしＣＰＵ１をバス１０に接続して、次の所定バイトの書き込みに必要な信号を与える。 - 特許庁

A main CPU 44 converts the coordinates of a polygon in response to an operation by a user in an operation device and thereafter transmits the data of the polygon to a PPP (Programmable Packet Engine) 48 via a main bus 41.例文帳に追加

メインＣＰＵ４４は、操作装置におけるユーザによる操作に対応して、ポリゴンを座標変換した後、そのポリゴンのデータを、メインバス４１を介してＰＰＰ（Programmable Packet Engine）４８に送信する。 - 特許庁

Two CPU modules 12-1, 12-2 each having a shared and conflicting control function with respect to IO modules are connected directly to the IO modules 32-1 to 32-n by a system bus 2.例文帳に追加

ＩＯモジュールに対する共有・競合制御機能を備えた２台のＣＰＵモジュール１２−１，１２−２と各ＩＯモジュール３２−１〜３２−ｎをシステムバス２によって直接接続する。 - 特許庁

A process scheduling change part 102 receives an interruption from the memory scheduler 200 to change a process scheduling condition of a CPU core 11 from a priority of a process to the bus use rate thereof.例文帳に追加

プロセススケジューリング変更部１０２は、メモリスケジューラ２００からの割り込みを受け、ＣＰＵコア１１のプロセススケジューリング条件を、プロセスの優先度からプロセスのバス使用率に変更する。 - 特許庁

To provide a memory device allowing a CPU having a bus of N (wherein N is an integer of 2 or above)×8 bits to acquire or write N-byte data by one access.例文帳に追加

Ｎ（但し、Ｎは２以上の整数）×８ビットのバスを持つＣＰＵが１回のアクセスでＮバイトのデータの取得又は書き込みを行うことができるメモリ装置を提供する。 - 特許庁

A transaction monitor 104 monitors the transaction generated on a system bus 103 by the access requested by the CPU model 101 and holds transaction information based on the monitoring.例文帳に追加

トランザクションモニタ１０４は、ＣＰＵモデル１０１が要求したアクセスによってシステムバス１０３上に発生するトランザクションを監視し、これに基づいてトランザクション情報を保持する。 - 特許庁

Image data ϕ2 stored in the SDRAM 11 are read out and transferred to the circuit part 15, without releasing the bus from the CPU 9 by the control part 12 of the ASIC 8.例文帳に追加

ＡＳＩＣ８の制御部１２によって、ＣＰＵ９からバス解放させることなく、ＳＤＲＡＭ１１に収納された画像データφ２は読み出されて回路部１５に転送される。 - 特許庁

When the rewriting routine is executed, the boot program is read through the I/O device 40, an I/O control part 30, and the data bus 70 to the CPU 10, and successively written in the main storage part 50.例文帳に追加

書き換えルーチンの実行により、Ｉ／Ｏデバイス４０、Ｉ／Ｏ制御部３０、データバス７０を介して、ブートプログラムがＣＰＵ１０に読み出され、順次主記憶部５０に書き込まれる。 - 特許庁

A CPU of a personal computer judges degree of fragmentation of data at a HDD (Hard Disk Drive) of a video camera responding to that the video camera is connected through USB (Universal Serial Bus) (Step S404, S405).例文帳に追加

パソコンのＣＰＵは、ビデオカメラがＵＳＢを介して接続されたことに応じて、ビデオカメラのＨＤＤにおけるデータのフラグメンテーションの度合いを判別する（ステップＳ４０４、Ｓ４０５）。 - 特許庁

This memory configuration is provided with a CPU bus electrically connected to a memory controller, the memory controller connected to a switching means and the switch electrically connected to plural memory modules.例文帳に追加

本メモリ構成には、メモリコントローラに電気的に結合されているＣＰＵバスと、スイッチング手段に接続されたメモリコントローラと、複数のメモリモジュールに電気的に接続されたスイッチとを含む。 - 特許庁

Further, the body-side memory terminal 19 provided in the body 2 is connected to a system bus 6 connected to a host CPU 5, thus realizing high-speed data processing.例文帳に追加

さらに、電話機本体２に設けられた本体側メモリ端子１９は、ホストＣＰＵ５が接続されたシステムバス６に接続されており、これにより、高速なデータ処理を実現する。 - 特許庁

The ATC signal being an analog signal is simultaneously digital-converted in parallel by the dublex LPF and the ADC, each ADC output is processed by the duplex DSP and the CPU, and failures in the ATC receiver including the CPU are individually detected with bus reference to data received during processing and CPU input/output data.例文帳に追加

アナログ信号であるＡＴＣ信号を二重化されたＬＰＦ及びＡＤＣで、同時並行してデジタル変換するとともに、各ＡＤＣ出力を、両系ＤＳＰ、ＣＰＵで処理し、処理中に行われる各受信データ及びＣＰＵの入出力データをバス照合することにより、ＣＰＵを含め、ＡＴＣ受信部内の故障を個別に検出可能とする。 - 特許庁