「CPU Bus」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

At the time a buffer memory 2103 has read the data volume equivalent to 128 pixels (32 bit×4 data) of a synchronous image data 222 output from a scanner engine 201, it starts to prepare reading, in order to transfer it to the CPU bus 221.例文帳に追加

そのため、スキャナエンジン２０１から出力される同期系画像データ２２２は、１２８画素分（３２bit×４データ）がバッファメモリ部２１０３にライトされた時点で、ＣＰＵバス２２１側に転送するためのリード準備に入る。 - 特許庁

The overall control unit 10 is composed of a known microcomputer comprising a CPU 10a, a ROM 10b, a RAM 10c, an input/output port (I/O port) 10d, a bus line 10e connecting them, etc.例文帳に追加

尚、全体制御装置１０は、ＣＰＵ１０ａ、ＲＯＭ１０ｂ、ＲＡＭ１０ｃ、入出力ポート（Ｉ／Ｏポート）１０ｄ及びこれらを結ぶバスライン１０ｅなどからなる周知のマイクロコンピュータにより構成されている。 - 特許庁

A first clock circuit 103, an input and output port 104, a basic random number generator 150 for generating basic random numbers or others in addition to a power device 91 are connected to the CPU 102 via an inner bus.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４、基礎乱数を生成するための基礎乱数生成器１５０などが内部バスを介して接続されている。 - 特許庁

Further, the entire controller 10 consists of a conventional microcomputer comprising: a CPU 10a; a ROM 10b; a RAM 10c; an input/output port (I/O port) 10d and a bus line 10e interconnecting the above components or the like.例文帳に追加

尚、全体制御装置１０は、ＣＰＵ１０ａ、ＲＯＭ１０ｂ、ＲＡＭ１０ｃ、入出力ポート（Ｉ／Ｏポート）１０ｄ及びこれらを結ぶバスライン１０ｅなどからなる周知のマイクロコンピュータにより構成されている。 - 特許庁

The CPU 102 keeps a first clock circuit 103, an input/output port 104, and a basic random number generator 150 for generating basic random numbers, connected via an internal bus, in addition to a power source device 91.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４、基礎乱数を生成するための基礎乱数生成器１５０などが内部バスを介して接続されている。 - 特許庁

In a video board 18 connected to the main bus 11 of a PC 1, a predetermined digital video signal is formed according to a command from a CPU 10 and extracted in a video output port 20 via an adder 19.例文帳に追加

ＰＣ１のメインバス１１に接続されたビデオボード１８では、ＣＰＵ１０からの指令に従って所定のデジタル映像信号が形成され、加算器１９を介してビデオ出力ポート２０に取り出される。 - 特許庁

The CPU 300 performs data communication with the second GPU 200 via the second GPU bus 170 within the first GPU 100 after it receives a signal for notifying the data communication timing.例文帳に追加

ＣＰＵ３００は、第１ＧＰＵ１００内の第２ＧＰＵ用バス１７０を経由して第２ＧＰＵ２００とデータ通信を行う際、データ通信のタイミングを通知するための信号の受信を待ってから、データ通信を行う。 - 特許庁

When a timer interruption occurs during the execution of a process performed in a normal cyclic, a CPU unit interrupts the process and transmits synchronization data by collective addressing using the system bus to other synchronization units performing the synchronization control.例文帳に追加

ＣＰＵユニットは、通常のサイクリックに行う処理実行中にタイマ割り込みが入ると、その処理を中断し、同期制御を行う他の同期ユニットに対してシステムバスを用いて同期データを一斉同報で送信する。 - 特許庁

A packet reception bus evaluation processing section 21 of a CPU 1 of a receiver side personal computer receives and analyzes the asynchronous packet for communication check from the sender to quantitatively measure the accuracy of communication.例文帳に追加

受信側パーソナルコンピュータのＣＰＵ１のパケット受信バス評価処理部２１は、送信側からの通信チェック用のアシンクロノスパケットを受信して解析することにより、通信の正確性を定量的に測定する。 - 特許庁

By employing the stream processor 115, the stream data received by the TV tuner 114 to the disk storage device 117 not through a PCI bus 100 under the control of the CPU 111.例文帳に追加

ストリームプロセッサ１１５を用いることにより、ＣＰＵ１１１の制御の下に、ＴＶチューナ１１４によって受信されたストリームデータをＰＣＩバス１００を介さずにディスク記憶装置１１７に記録することが可能となる。 - 特許庁

Since the processing speed of a PCI bus is slow and a CPU cannot capture signals by one image pattern at a speed of an HDTV synchronizing signal, a memory provided in the PCI board 18 stores one image pattern of moving picture data as a still picture.例文帳に追加

ＰＣＩバスの速度は遅く、ＨＤＴＶ同期信号速度では一画面分の信号をＣＰＵに取り込めないので、動画データの一画面を静止画としてＰＣＩボード１８の中に設けたメモリに記憶する。 - 特許庁

To prevent an illegal copy by copying data flowing on a CPU bus when both an AV apparatus and a computer or the like are available and encrypted data are transmitted to the apparatuses.例文帳に追加

ＡＶ機器等と計算機等との何れもが使用され得る状況にあり、これらの機器に対して暗号化されたデータが送信される場合、ＣＰＵバス上を流れるデータのコピーによる不正なコピーを防止する。 - 特許庁

It also comprises the function of performing various notifications for synchronizing an inspection start instruction, an inspection completion report via a PLC bus 21 with a CPU unit 20 provided with a control program for controlling an inspection tool.例文帳に追加

検査治具を制御する制御プログラムを備えたＣＰＵユニット２０との間では、ＰＬＣバス２１経由で検査開始指示，検査完了通知などの同期をとるための各種の通知を行う機能を備えた。 - 特許庁

The adapters 1 and 2, cache memory and common bus are duplexed so as to realize a degenerated operation when any failure occurs, and a format from a host CPU is converted into a format for an array disk by the converting part of the host adapter so that data can be guaranteed.例文帳に追加

アダプタ１，２キャッシュメモリ及びコモンバスは二重化され、障害時の縮退運転を可能とし、ホストアダプタの変換部で上位ＣＰＵからのフォーマットをアレイディスク用フォーマットに変換してデータ保証をすること。 - 特許庁

The CPU 1, the flash memory A2, and the flash memory B3 are connected to each other by 8-bit bus width respectively and, for example, the flash memory B3 is rewritten by the execution of the rewriting program B21 in the flash memory A2.例文帳に追加

ＣＰＵ１とフラッシュメモリＡ２とフラッシュメモリＢ３は、８ビットバス幅でそれぞれ接続されており、例えばフラッシュメモリＡ２内の書き換えプログラムＢ２１の実行により、フラッシュメモリＢ３の書き換えを実行する。 - 特許庁

The game machine is controlled by linkage with the control of a control circuit provided in the chip independently of a system bus as well as the control of a CPU of the game control chip to perform communication with an external device.例文帳に追加

遊技機制御用チップのＣＰＵによる制御のみならず、チップ内にシステムバス上からは独立して設けられる制御回路による制御との連携によって遊技機を制御し、外部装置との通信を実行する。 - 特許庁

An SDRAM control part 43 configuring a memory controller 40 is connected through a bus(signal line) to each memory M1 and M2, and a signal is transmitted between the memories M1 and M2 according to the instruction content of a CPU 11.例文帳に追加

メモリコントローラ４０を構成するＳＤＲＡＭ制御部４３はバス（信号線）により各メモリＭ１、Ｍ２と相互接続され、ＣＰＵ１１の命令内容に従って、各メモリＭ１、Ｍ２との間で信号を伝送させる。 - 特許庁

At the same time, the address A of the operating system CPU 11 is transmitted from a buffer 61 through a post- relay buffer memory address bus 122 and a buffer 71 and a tracking transmission path 200, and inputted from a buffer 72 to an address conversion memory 42.例文帳に追加

同時に、稼働系ＣＰＵ１１のアドレスＡは、バッファ６１から中継後バッファメモリアドレスバス１２２、バッファ７１、トラッキング伝送路２００を介してバッファ７２からアドレス変換メモリ４２に入力される。 - 特許庁

The Pachinko machine 100 includes; bus wiring 422 for transmitting game data while connecting the CPU 404 and the SDRAM 408; a clock-output circuit 405 which outputs a clock signal SDCLK for synchronizing the CPU 404 and the SDRAM 408; and a clock line, which is wired shorter in length than the bus wiring 422, for transmitting the clock signal SDCLK while connecting the clock-output circuit 405 and the SDRAM 408.例文帳に追加

パチンコ機１００は、ＣＰＵ４０４とＳＤＲＡＭ４０８を接続するとともに遊技データを送信するためのバス配線４２２と、ＣＰＵ４０４とＳＤＲＡＭ４０８が同期を取るためのクロック信号ＳＤＣＬＫを出力するクロック出力回路４０５と、バス配線４２２より長さが短く配線され、クロック出力回路４０５とＳＤＲＡＭ４０８を接続するとともにクロック信号ＳＤＣＬＫが送信されるクロック線とを有している。 - 特許庁

The game machine is controlled not only by a CPU of the chip for controlling the game machine but also by coordination with the control by a control circuit mounted in the chip independently from a system bus to execute the communication with an external device.例文帳に追加

遊技機制御用チップのＣＰＵによる制御のみならず、チップ内にシステムバス上からは独立して設けられる制御回路による制御との連携によって遊技機を制御し、外部装置との通信を実行する。 - 特許庁

A remote control signal of power source on, recording start, recording stop, and power source off of the video recorder is received by an infrared remote control signal receiver 110, and the signal is stored in an EEPROM 108 through a system bus 100 from a CPU 107.例文帳に追加

録画装置の電源オン，録画スタート，録画ストップ，電源オフのリモコン信号を赤外線リモコン信号受信装置１１０で受信し、ＣＰＵ１０７からシステムバス１００を通じてＥＥＰＲＯＭ１０８に信号を記憶する。 - 特許庁

Between a CPU 11 and a data bus 18, a coding system suitable for property of data among a coder 21, a decoder 23 or a coder 22, a decoder 24 is selected by controlling switches 25, 26 with a switching control unit 50.例文帳に追加

ＣＰＵ１１とデータバス１８との間において、切替制御装置５０で切替器２５，２６を制御して符号化器２１，復号器２３または符号化器２２，復号器２４のうちデータの性質に適した符号化方式を選択する。 - 特許庁

This memory control IC 10 judges to which of the ROM 30 and RAM 40 an access is made on the basis of a system address received from a CPU 30, generates the address to access and outputs it to the shared address bus 50.例文帳に追加

メモリ制御用ＩＣ１０は、ＣＰＵ２０から受け付けるシステムアドレスに基づいて、ＲＯＭ３０およびＲＡＭ４０のいずれにアクセスするかを判断し、アクセスすべきアドレスを生成して共通アドレスバス５０に出力する。 - 特許庁

A laser printer 1 has a serial memory 12 storing a function extending program not connected to the internal bus connecting a CPU 51, a ROM 52, a RAM 53 and an ASIC 54, but connected to a serial communication port of the ASIC 54 via a serial communication line L1.例文帳に追加

レーザプリンタ１においては、機能拡張用プログラムを格納したシリアルメモリ１２が、ＣＰＵ５１，ＲＯＭ５２，ＲＡＭ５３，ＡＳＩＣ５４を接続する内部バスには接続されず、シリアル通信線Ｌ１を介してＡＳＩＣ５４のシリアル通信用ポートに接続される。 - 特許庁

By a CPU 22, data to be transmitted are divided by 8 bits and turned to valid data and the data of 32 bits for which the invalid data of 24 bits are added to the valid data are transmitted through the PCI bus 28 to a PCI interface circuit 42.例文帳に追加

ＣＰＵ２２によって、送信すべきデータを８ビットごとに分割して有効データとし、その有効データに２４ビットの無効データを付加した３２ビットのデータをＰＣＩバス２８を介してＰＣＩインタフェース回路４２に送る。 - 特許庁

A CPU 74 constituting an image processing part 70 transmits the drawing data stored in a memory 84 to an exposure part 72 via a bus 88 and an I/F 86, and draws to record the two-dimensional image onto a substrate by driving a DMD 36.例文帳に追加

画像処理部７０を構成するＣＰＵ７４は、メモリ８４に記憶された描画データをバス８８及びＩ／Ｆ８６を介して露光部７２に送信し、ＤＭＤ３６を駆動して基板に二次元画像を描画記録する。 - 特許庁

The CPU 11 of each processing part generates history data including at least an event occurrence time stored in a history memory 12, and transmits the history data stored in the history memory 12 to the history data integration part 5 via a common bus.例文帳に追加

各処理部のＣＰＵ１１は、少なくとも事象の発生時刻を含む前記履歴データを生成して履歴メモリ１２に蓄積し、履歴メモリ１２に蓄積された履歴データを共用バスを通じて履歴データ統合部５に送信する。 - 特許庁

When a branch event occurs in response to a branch instruction or the like, the CPU core accesses the second storage part via the exclusive bus, and acquires a branch destination address corresponding to the event of a branch, and an instruction sequence or the like of a branch destination.例文帳に追加

またＣＰＵコアは、分岐命令等による分岐イベントが発生された場合、上記専有バスを介して上記第２記憶部にアクセスし、分岐のイベントに対応した分岐先アドレスと当該分岐先の命令列等を取得する。 - 特許庁

This image processing system is configured to compress or decompress image data by a DCT encoding system by software or hardware, and provided with a CPU 40, an external image memory 44, and an arithmetic auxiliary circuit 50 connected through a bus.例文帳に追加

画像処理システムは、ソフトおよびハードにより、ＤＣＴによる符号化方式で画像データの圧縮または解凍を行うものであり、ＣＰＵ４０と、外部画像メモリ４４と、演算補助回路５０とをバス接続してなる。 - 特許庁

A display board 20 is provided with a VDP (Video Display Processor) 22, a ROM (Read Only Memory) 23, a CPU (Central Processing Unit) 24, a clock IC 25, a voice IC 26, and a bus 200.例文帳に追加

表示基板２０には、ＶＤＰ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｓｓｏｒ）２２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２３，ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２４、時計ＩＣ２５、音声ＩＣ２６、バス２００が備えられている。 - 特許庁

When a failure occurs in the DI module device 31 or the DO module device 32 in the system A, the failure is recognized by the first CPU 1 via a PIO bus 9 and control is performed by a PIO module 4 in a system B.例文帳に追加

Ａ系のＤＩモジュール装置３１やＤＯモジュール装置３２に異常が生じるとＰＩＯバス９を経由し第１のＣＰＵ１にてその異常が認識され、Ｂ系のＰＩＯモジュール４による制御へと切替わる。 - 特許庁

To accelerate substantial transfer rate in the case of performing data transfer from a memory to a memory on independent and different system buses by relieving a CPU burden to set a transfer destination address and a transfer origin address, etc. in a bus bridge.例文帳に追加

転送先アドレスや転送元アドレスなどをバスブリッジに設定するためのＣＰＵ負担を軽減することで、独立した異なるシステムバス上のメモリからメモリにデータ転送する際の実質的な転送速度を高速化する。 - 特許庁

The MTF filter coefficient is revised by selecting the MTF coefficient designated by the CPU 208 from among MTF filter coefficients stored in advance in the ROM 209, and the selected coefficient is set to the MTF filter processing section 202 via the system bus 207.例文帳に追加

ＭＴＦフィルタ係数の変更は、予めＲＯＭ２０９に保持されている複数のＭＴＦフィルタ係数から、ＣＰＵ２０８が指定された係数を選択して、システムバス２０７を介してＭＴＦフィルタ処理２０２に設定する。 - 特許庁

To reduce instruction fetch operation and to improve throughput by allowing a bus controller to provide a processing program based upon the retrieval result of retrieval hardware for a CPU in instruction fetch operation of an analyzing process program based upon the retrieval result.例文帳に追加

検索結果に基づく分析処理プログラムの命令フェッチ動作時に、検索ハードウェアの検索結果に基づいた処理プログラムをバスコントローラがＣＰＵへ提供することにより、命令フェッチ動作を減らし、処理効率を向上させる。 - 特許庁

The CPU 30 has a diagnostic bus 28 dedicated exclusively to the ECU 70 and an input/output control circuit 74 within the ECU 70 is separated from a microcontroller 73 and switched so that control can be effected from another input/output control circuit 64.例文帳に追加

ＣＰＵ３０は、診断用バス２８をＥＣＵ７０との専用バスとし、ＥＣＵ７０内の入出力制御回路７４をマイクロコントローラ７３から切り離し、入出力制御回路６４から制御できるように切り換える。 - 特許庁

To enhance the general-purpose performance of a device for converting ATM cell format where even an LSI by CMOS or Bi-CMOS process can process ATM cells of a high speed data stream and a bus width in 32-bit well compatible with a CPU can be adopted.例文帳に追加

ＣＭＯＳやＢｉ−ＣＭＯＳプロセスのＬＳＩでも高速データストリームのＡＴＭセル処理が可能とするとともに、ＣＰＵとの整合性のよい３２ビットのバス幅を有することを可能とし、汎用性を高める。 - 特許庁

In the ASIC 104, by receiving the access and switching data paths of a bus bridge part in response to stability of the internal clock, data fetched from the ROM 108 can be supplied to the CPU 101 without trouble.例文帳に追加

一方、ＡＳＩＣ１０４は、このアクセスを受け入れ、内部クロックの安定状況に応じてバスブリッジ部のデータパスを切替えることで、支障なくＲＯＭ１０８から取り出したデータをＣＰＵ１０１に供給できるようにする。 - 特許庁

To provide a duplex system that reduces a load on a CPU and increases transfer efficiency of a bus when transmitting data to separate nodes, in a system with nodes connected to a duplex network line.例文帳に追加

本発明は、２重化したネットワーク回線にノードが接続されたシステムにおいて、他のノードにデータを送信する際のＣＰＵの負荷を軽減し、バスの転送効率を向上させた２重化システムを提供することを課題とする。 - 特許庁

When the state is a transfer completed state after the normal system 180 has been reset, a CPU 170 transfers the internal state data stored in the temporary storing part 120 to an interface part 130 via the normal system bus 160.例文帳に追加

通常系システム１８０がリセットされた後、転送完了状態の場合に、ＣＰＵ１７０は、通常系バス１６０を介して一時記憶部１２０に記憶される内部状態データをインターフェース部１３０に転送する。 - 特許庁

Information to be a basis for determining whether a broadcast signal is included in a channel selected by a first channel selection circuit 5 is transmitted from a first channel existence/absence information generation circuit 25 to a CPU 19 through a control bus 21.例文帳に追加

第１選局回路５で選局されたチャネルについて、放送信号が含まれているかどうか判定する根拠になる情報が、第１チャネル有／無情報生成回路２５から制御バス２１を通じてCPU１９に送信される。 - 特許庁

A storage device control unit comprises a CPU 11, a ROM 12, a RAM 13, an external interface 14, and an IDE interface 15 to which a mirror source HDD 16, a mirror destination HDD 17 and the like are connected, all connected to a system bus 20.例文帳に追加

ストレージデバイス制御装置は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、外付けインタフェース１４、ミラー元ＨＤＤ１６やミラー先ＨＤＤ１７等が接続されるＩＤＥインタフェース１５が、システムバス２０に接続されて構成される。 - 特許庁

The CPU 12 performs motion detection, image processing such as binarizing calculation and frequency distributing calculation by direction in an arbitrary area, and outputs the determination result to the output device 17 and the output equipment 20 through the bus 11.例文帳に追加

ＣＰＵ１２は、動き検知や、二値化計算等の画像処理や、任意の領域での方向別の度数分布の計算等を行い、当該判断結果を、内部バス１１を介して出力装置１７や出力機器２０に出力する。 - 特許庁

In a PC 61, an HDD 64, a network I/F 65, a CD-ROM player 66, a DVD-ROM player 67 a memory 68 such as a RAM and SCSII/F(#1) 691 to SCSII/F(#n) 69n are connected to a CPU 62 via an internal bus 63.例文帳に追加

ＰＣ６１は、ＣＰＵ６２に内部バス６３を介してＨＤＤ６４、ネットワークＩ／Ｆ６５、ＣＤ−ＲＯＭプレーヤー６６、ＤＶＤ−ＲＯＭプレーヤー６７、ＲＡＭ等のメモリ６８、さらにはＳＣＳＩＩ／Ｆ（＃１）６９_１・・・ＳＣＳＩＩ／Ｆ（＃ｎ）６９_ｎを接続している。 - 特許庁

A cache access transmission means 132 outputs an access address acquired through a local cache access address input means 161 from a CPU 110 through a remote cache access address output means 164 to a shared address bus 81.例文帳に追加

キャッシュアクセス伝達手段１３２はＣＰＵ１１０からローカルキャッシュアクセスアドレス入力手段１６１を介して取得したアクセスアドレスを、リモートキャッシュアクセスアドレス出力手段１６４を介して共有アドレスバス８１に出力する。 - 特許庁

To provide a transmitter-receiver for IP packets for transmitting/receiving a video and audio signal through an IP network that eliminates a fact that the utilizing rate of a memory and a bus used by a network interface and a CPU decides the performance limit of the transmitter-receiver itself.例文帳に追加

ＩＰネットワークを通じて映像音声信号を送受信するＩＰパケットの送受信装置において、ネットワークインターフェイスとＣＰＵが使用するメモリならびにバスの利用率が装置自体の性能限界を決めてしまうこと。 - 特許庁