「CPU Bus」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

To reduce a circuit scale by saving the read access of a CPU interface part in an internal circuit of an ASIC, an FPGA or the like without generating bus collision.例文帳に追加

ＡＳＩＣ、ＦＰＧＡなどの内部回路におけるＣＰＵインターフェース部のリードアクセスを、バス衝突を発生することなく省略可能にして、回路規模を削減する。 - 特許庁

The history data integration part 5 receives the history data from the CPU 11 of each processing part via the common bus, and integrates the received history data in an occurrence time order.例文帳に追加

履歴データ統合部５は、共用バスを通じて各処理部のＣＰＵ１１からの履歴データを受信し、受信した履歴データを発生時刻順で統合する。 - 特許庁

The head addresses of the destination and the source within the memory 4 and the size of the data to be transferred are preset in the DMA controller 14 by the CPU 2 of the bus 3, etc.例文帳に追加

なお、メモリ４内での転送先や転送元の先頭アドレスおよび転送するデータサイズはバス３側のＣＰＵ２等からＤＭＡコントローラ１４に予め設定される。 - 特許庁

When the buffer 4 for receiving, for example, under fetching the PCM data from the data bus 5 becomes full, a CPU 1 instructs the stop of data fetching of that buffer 3, for example.例文帳に追加

データバス５からＰＣＭデータを取り込んでいる受信用バッファ、例えば３がフルになった時、ＣＰＵ１はそのバッファ、例えば３のデータ取り込みを中止・命令する。 - 特許庁

A CPU 1 is connected to a bus 10, a signal for writing a prescribed byte part is given, and a timing generation circuit 6 is made inoperative when writing is performed to an E2PROM 4.例文帳に追加

Ｅ^2 ＰＲＯＭ４に書き込みむときは、ＣＰＵ１をバス１０に接続して所定バイト分書き込む信号を与え、タイミング発生回路６を非動作状態にする。 - 特許庁

The CPU 3 DMA-transfers the middleware based on the reported information of the area from the memory 6 for the middleware storage through a bus 8 to the built-in memory of the DSP 5.例文帳に追加

ＣＰＵ３は、通知されたエリアの情報に基づくミドルウェアを、ミドルウェア格納用メモリ６からバス８を経由してＤＳＰ５の内蔵メモリにＤＭＡ転送する。 - 特許庁

After the logic level of the CE* terminal is returned to H level and an output control signal BCON* becomes L level, the buffer 6 outputs the read data to a CPU bus 5.例文帳に追加

ＣＥ^* 端子の論理レベルがＨレベルに戻った後、出力制御信号ＢＣＯＮ^* がＬレベルになると、バッファ６はリードデータをＣＰＵバス５に出力する。 - 特許庁

This integrated circuit device has: the CPU executing a prescribed process; and the transmission/reception macro serially transferring data and an address to an external device via the serial transfer bus.例文帳に追加

集積回路装置は、所定の処理を実行するＣＰＵと、シリアル転送バスを介して外部デバイスとアドレス及びデータをシリアル転送する送受信マクロをと有する。 - 特許庁

To shorten a time required for the interrupt processing of a CPU, and to enhance system performance in a system having a plurality of buses connected through a bus bridge.例文帳に追加

バスブリッジを介して接続される複数のバスを有するシステムにおいて、ＣＰＵの割込み処理に要する時間を短縮し、システムパフォーマンスをアップする事を目的とする。 - 特許庁

When a power supply is turned on, the bus width of an input data register 220 and the byte order of the register 220 are set up by the initializing operation of a CPU 11.例文帳に追加

電源がオンすると、ＣＰＵ１０１の初期設定動作によって入力データレジスタ２２０のバス幅と、入力データレジスタ２２０に対するバイトオーダーが設定される。 - 特許庁

The stored image data are read from the memory and transferred to the CPU in matching with the processing speed of the PCI bus, and the image data are outputted from a video card 19 as DVI (Digital Visual Interface) signals.例文帳に追加

そしてＰＣＩバスの速度に合わせて、メモリから記憶画像データを読み出しＣＰＵへ転送された後、ビデオカード１９からＤＶＩ信号として出力される。 - 特許庁

An arbiter 17 determines a bus master to be permitted in accordance with requests of data transfer with a DRAM 3 which are outputted from the CPU interface 11 and respective DMACs 26 to 28.例文帳に追加

アービタ１７はＣＰＵインタフェース１１及び各ＤＭＡＣ２６〜２８からのＤＲＡＭ３との間のデータ転送の要求に応じて許可するバスマスタを決定する。 - 特許庁

To compress an overhead of an external bus access for shortening a computing required time and hence for an improvement in usage performance of CPU time resources in a system connecting a many-body problem operation computer 2 to a host computer 1 via an external bus 3.例文帳に追加

ホストコンピュータ１に外部バス３で多体問題演算用コンピュータ２を接続したシステムにおいて、外部バスアクセスのオーバーヘッドを圧縮して演算所要時間を短縮し、ホストコンピュータ１のＣＰＵ時間資源の使用効率の向上を実現する。 - 特許庁

If the calculated bus occupation rate S is lower than preliminarily determined decision value '10', a mode switching signal LWS is outputted to a CPU 14 by a low- power consumption mode switching decision part in a bus arbitration part 6.例文帳に追加

そして、算出されたバス占有率Ｓが予め決められた判定値「１０」よりも小さい場合には、バス調停部６内の低消費電力モード移行判定部１８により、モード移行信号ＬＷＳがＣＰＵ１４に対し出力される。 - 特許庁

When the CPU gains access to a peripheral device connected to the high order 16-bit side of the data bus, the state of each buffer is on-off controlled according to a bus control signal, to thereby replace the high order 16-bit side of the input/output data with the low order 16-bit side thereof.例文帳に追加

ＣＰＵがデータバスの上位１６ビット側に接続された周辺デバイスにアクセスするとき、バス制御信号により各バッファの状態をオンオフ制御し、入出力データの上位１６ビット側と下位１６ビット側とを入れ換える。 - 特許庁

Concerning this computer, plural insert substrates capable of insertion into mutually adjacent bus segments 12 and 14 are provided and both the bus segments 12 and 14 are mutually connected through bridge circuits 32 and 34 provided with at least one CPU insert substrate.例文帳に追加

互いに隣接するバスセグメント（１２，１４）内に挿入可能な複数の差し込み基板を備え、両方のバスセグメント（１２，１４）は少なくとも１つのＣＰＵ差し込み基板を備えるブリッジ回路（３２，３４）を介して互いに結合されるコンピュータである。 - 特許庁

The information processor includes a peripheral circuit 20-3 including a register 24-4 having a plurality of bits, a data bus 12, and a CPU 11 which accesses to a specific bit of the plurality of bits of the register 24-4 through the data bus 12.例文帳に追加

本発明の情報処理装置は、複数ビットを有するレジスタ２４−４を備える周辺回路２０−３と、データバス１２と、データバス１２を介してレジスタ２４−４の複数ビットのうちの特定ビットに対してアクセスするＣＰＵ１１と、を具備している。 - 特許庁

To use a simple method to prevent the processing capability of a microcomputer's CPU with Harvard architecture from being reduced by a weight request output from a circuit such as a bus controller connected to an instruction bus.例文帳に追加

ハーバードアーキテクチャを有するＣＰＵを用いて構成されたマイクロコンピュータにおいて、命令側バスに接続されるバスコントローラ等の回路から出力されるウエイト要求により、ＣＰＵの処理能力が低下することを簡易な方法で防止する。 - 特許庁

To provide an AGP (advanced graphics port) bus system capable of accessing an internal register from another CPU and releasing discrepant factors by status confirmation in a state in which access by an AGP bus becomes impossible due to some malfunction of an AGP device.例文帳に追加

ＡＧＰデバイスの何らかの不具合によりＡＧＰバスによるアクセスが不可能になった状態でも、別のＣＰＵから内部レジスタへのアクセスを可能とし、状態確認により不具合要因を解除することが可能なＡＧＰバスシステムを提供する。 - 特許庁

To provide a data processing system capable of preventing leakage of data in a storage without using CPU capability by limiting usage of the storage using a transparent mode by a bus master to a particular bus master without control by software.例文帳に追加

ソフトウエアによる制御なしに、バスマスタによる透過モードを使用する記憶装置の利用を特定のバスマスタに制限し、ＣＰＵ能力を用いることなく、記憶装置内のデータの流出を防ぐことができるデータ処理システムを提供する。 - 特許庁

Thus, the packet command, etc., stored in the buffer register means is read via an internal bus at high speed without using the external bus and a transfer control condition, etc., to be specified by the packet command is instantaneously reflected by a CPU, etc.例文帳に追加

これにより、ＣＰＵ等は、バッファレジスタ手段に格納されたパケットコマンド等を外部バスを使用することなく内部バスを介して高速にリードでき、パケットコマンドによて指定される転送制御条件等を即座に反映させることが可能になる。 - 特許庁

It is therefore possible to perform access to the memory 11 corresponding to the bus use request from the DSP 13 just after the access to the memory 11 corresponding to the bus use request from the CPU 12 is completed, and to improve processing performance.例文帳に追加

したがって、ＣＰＵ１２からのバス使用要求に対応したメモリ１１へのアクセスの完了直後に、ＤＳＰ１３のバス使用要求に対応したメモリ１１へのアクセスができるようになり、処理性能の向上を図ることが可能となる。 - 特許庁

This data transfer device is composed such that IO access data on a host bus 3 connecting a host CPU 1 and an image processing device 40 is transferred, on an internal local bus 20 of the image processing device 40 by DMA transfer system to a memory 27 via a memory interface 23.例文帳に追加

ホストＣＰＵ１と画像処理装置４０を接続するホストバス３上のＩＯアクセスデータを、画像処理装置４０の内部ローカルバス２０上にＤＭＡ転送方式により、メモリーインターフェース２３経由でメモリ２７に転送するように構成する。 - 特許庁

When the presence of time dependent interference is determined, based on the transmission line status information or packet error detection information fetched via a register 113 for CPU I/F, a PHY mode that is to be used in each zone is determined for each communicating party and set through a CPU bus to a PHY mode table 115.例文帳に追加

時間依存性の干渉があると判定するとき、CPU I/F用レジスタ１１３を経由して取り込んだ伝送路状態情報またはパケットエラー検出情報に基づいて、通信相手毎に、各ゾーンで使用すべきＰＨＹモードを決定し、ＣＰＵバスを通じてＰＨＹモードテーブル１１５に設定する。 - 特許庁

A CPU part 10 comprises a communication unit 12 which communicates with an external computer 2 via communication lines 6 and 8, a CPU 14, a memory 15 in which data, calculation results, etc., necessary for the operation of the CPU 14 are stored, an external I/O interface 16, and an internal bus interface 18.例文帳に追加

ＣＰＵ部１０は、外部コンピュータ２と通信路６および８を介して通信を行う通信部１２と、ＣＰＵ１４と、ＣＰＵ１４が演算を行うのに必要なデータおよび演算結果等を記憶するメモリ１５と、外部入出力用インターフェース１６および内部バスインターフェース１８とにより構成されている。 - 特許庁

The CPU 1 has mutually different first and second combination CPU address lines, and by connecting the first combination CPU address line to the memory 2 via the buffer 3 and connecting the second combination CPU address line to the DSP 4, performs address control for the memory 2 and the DSP 4, thereby performing control for writing a program stored in the memory 2 into the DSP 4 via a data bus.例文帳に追加

ＣＰＵ１は、互いに異なる第１及び第２の組み合わせＣＰＵアドレス線を有し、第１の組み合わせＣＰＵアドレス線をバッファ３を介してメモリ２に接続し、第２の組み合わせＣＰＵアドレス線をＤＳＰ４に接続し、メモリ２及びＤＳＰ４に対してアドレス制御を行うことで、メモリ２に格納されているプログラムをデータバスを介してＤＳＰ４に書き込む制御を行う。 - 特許庁

In the reproducing state of the DVD 101, a CPU 121 in the integrated circuit 120 supplies display data to a CPU 143 in a panel part 140 through a bus 122 and an interface 128 and displays the reproducing time of the DVD 101.例文帳に追加

ＤＶＤ１０１の再生状態では、集積回路１２０のＣＰＵ１２１は、バス１２２，インタフェース１２８を介して、パネル部１４０のＣＰＵ１４３に表示データを供給し、表示部１４１に、ＤＶＤ１０１の再生時間を表示する。 - 特許庁

When receiving desired communication data comprising a binary bit string via a bus line 142 from a main CPU 20 at first, a light emission control CPU 14 divides the received bit string by 3 bits each from the start bit (S1).例文帳に追加

まず、発光制御ＣＰＵ１４が、メインＣＰＵ２０からバスライン１４２を介して２進数のビット列からなる所望の通信データを受け取ると、発光制御ＣＰＵ１４は、受け取ったビット列を開始ビットから３ビットごとに分割する（Ｓ１）。 - 特許庁

A CPU 52 judges whether a shutter key 10 is depressed or not by the user and when it is judged to be depressed, position data corresponding to the present position when the shutter key 10 is depressed is supplied to the CPU 52 via an internal bus 51 by a global positioning system(GPS) card 102.例文帳に追加

CPU５２は、ユーザによってシャッタボタン１０が押されたか否かを判定し、押されたと判定した場合、GPSカード１０２は、シャッタボタン１０が押された時の現在位置に対応する位置データを内部バス５１を介してCPU５２に供給する。 - 特許庁

When the high-order and a low-order comparators 72 and 75 detect a preset address signal from the address bus 40 of a main CPU 51, the data signal stored in the high-order and the low-order data latches 77 and 76 are inputted to a CPU 71 for extracting.例文帳に追加

上位及び下位コンパレータ７２，７５が、メインＣＰＵ５１のアドレスバス４０から予め設定したアドレス信号を検知すると、上位及び下位データラッチ７７，７６に記憶されたデータ信号が、抽出用ＣＰＵ７１に入力する。 - 特許庁

The access control part 18 controls an address signal and a control signal to transmission/reception buffer memories 16-1 and 16-2, so that when the CPU 11 sends out the transmission data to the CPU bus 14, they are stored simultaneously in the transmission/reception buffers 16-1 and 16-2.例文帳に追加

アクセス制御部１８は、送受信バッファメモリ１６−１、１６−２に対するアドレス信号と制御信号を制御し、ＣＰＵ１１が送信データをＣＰＵバス１４に送出すると、送受信バッファ１６−１、１６−２に一括で格納される。 - 特許庁

To solve the problem that in the case of a UMA configuration sharing a main memory of a CPU with a display memory, fetching of display data in synch with refresh timing of display is periodically generated in a bus connecting the CPU and the main memory, to decrease a memory access bandwidth.例文帳に追加

ＣＰＵのメインメモリと表示用メモリを共有したＵＭＡ構成の場合、表示のリフレッシュタイミングに合わせた表示データの取りこみがＣＰＵとメインメモリを結ぶバスに定期的に発生し、ＣＰＵのメモリアクセス帯域幅が減少してしまう。 - 特許庁

Since a CPU 30 controls the MDIO interface 32 and the MDIO interface 40 to control data transfer from/to the host device and the client device, the CPU 30 can control the client device connected to the lower serial bus 4.例文帳に追加

ＣＰＵ３０は、ＭＤＩＯインタフェース３２およびＭＤＩＯインタフェース４０を制御して、ホストデバイスとクライアントデバイスとの間のデータ転送を制御するので、ＣＰＵ３０が下位シリアルバス４に接続されたクライアントデバイスを制御することが可能となる。 - 特許庁

Then the CPU 11 discriminates whether or not the CPU 11 receives data of an adaptive system display system from the mobile terminal 2 and discriminates that the connection to the mobile terminal 2 depends on BUS connection when discriminating the reception to execute various succeeding processes.例文帳に追加

そして、ＣＰＵ１１は、携帯端末２から適合システム表示系のデータが入力されたか否かを判断し、入力されたと判断すると、携帯端末２との接続がＢＵＳ接続によるものと判断して、以後の各種処理を実行する。 - 特許庁

When a CPU 2 which incorporates a cache 5 and a prefetch control section 6, an IC 8 for control and a ROM 4 in which a control program 3 to be executed by the CPU 2 are connected to a common bus 9, a bus bridge 10 and a multiplexer 13 permit access to the ROM 4 only when a prefetch signal is active.例文帳に追加

共通バス９に対して、キャッシュ５及びプリフェッチ制御部６を内蔵するＣＰＵ２と、制御用ＩＣ８と、ＣＰＵ２によって実行される制御プログラム３が記憶されるＲＯＭ４とが接続されている場合に、バスブリッジ１０及びマルチプレクサ１３は、ＲＯＭ４に対するアクセスをプリフェッチ信号がアクティブである場合にのみ許可する。 - 特許庁

To solve the problem that a waiting time or a talking time is made short by memory access of a master-side CPU of data buses when two CPUs are connected through one data bus, since an input buffer, an internal circuit, etc. of CPU connected to the data bus as a slave are unnecessarily actuated by variation of signal lines such as data buses to make an unnecessary current flow.例文帳に追加

２つのＣＰＵを一方のデータバスで接続する場合、データバスのマスタ側ＣＰＵがメモリアクセスを行なうと、データバス等の信号線の変化がデータバスにスレーブとして接続されているＣＰＵ側の入力バッファや内部回路等を不要に動作させてしまい、不要な電流が流れてしまうために、待ち受け時間や通話時間が短くなってしまう。 - 特許庁

The finite state machine (22) performs a state transition through a handshake with the asynchronous CPU (10) in an interface with the asynchronous CPU (10) to control the access cycle and, on the other hand, performs a state transition synchronously with a global clock that is provided from the synchronous bus (30) in an interface with the synchronous bus (30) to control the access cycle.例文帳に追加

有限ステートマシン（２２）は、非同期ＣＰＵ（１０）とのインターフェースにおいては非同期ＣＰＵ（１０）とのハンドシェイクを通じて状態遷移することによりアクセス・サイクルを制御する一方で、同期バス（３０）とのインターフェースにおいては同期バス（３０）から供給されるグローバル・クロックに同期して状態遷移を行うことによりアクセス・サイクルを制御する。 - 特許庁

An integrated circuit 101 having an internal CPU 102 and an internal SRAM 103 is mounted with the external interface having a parallel communication SRAM 104 accessible to both internal CPU 102 and external CPU 110 and a bus control circuit 105 having an arbitration function 105a of arbitrating access from the internal CPU 102 and access from the external CPU 110 and for executing access control denying access from the external CPU 110 to the internal SRAM 103.例文帳に追加

内部ＣＰＵ１０２と内部ＳＲＡＭ１０３とを備えた集積回路１０１に、上記内部ＣＰＵ１０２と上記外部ＣＰＵ１１０の双方からアクセス可能なパラレル通信用ＳＲＡＭ１０４と、上記内部ＣＰＵ１０２からのアクセスと上記外部ＣＰＵ１１０からのアクセスを調停する調停機能１０５ａを有し、上記外部ＣＰＵ１１０から上記内部ＳＲＡＭ１０３へのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路１０５とを備えた外部インターフェースを搭載した。 - 特許庁

A CPU 22 sets a clock frequency maximizing the performance of the reception data transfer BUS 17 according to the reception capability, and sets the clock frequency maximizing the performance of the transmission data BUS 18 according to the transmission capability.例文帳に追加

ＣＰＵ２２は、受信性能に応じて、受信データ転送用ＢＵＳ１７のパフォーマンスが最大になるクロック周波数の設定を行うと共に、送信性能に応じて、送信データ転送用ＢＵＳ１８のパフォーマンスが最大になるクロック周波数の設定を行う。 - 特許庁

When channel switching timing comes, a CPU 6 instructs a video decoder chip 3 on a channel switching via an I2C bus 7 of a lower speed and transmits a characteristics parameter in response to a new channel to a display controller chip 5 via a higher speed bus 8.例文帳に追加

チャンネル切り換えタイミングになると、ＣＰＵ６は、より低速なＩ^2Ｃバス７を介してビデオデコーダ・チップ３へチャンネル切り換えを指示すると共に、より高速なバス８を介して、ディスプレイコントローラ・チップ５へ新たなチャンネルに応じた特性パラメータを送出する。 - 特許庁

The dynamic image processor 100 is provided with a central processing unit (CPU) 210 for controlling the operation of the processor, a display part 240 and an operation part 250 constituted of a mouse and a touch panel, etc., and they are connected to each other through a bus 280 composed of a PCI bus.例文帳に追加

動画像処理装置１００は、自装置の動作を制御する演算処理装置(ＣＰＵ)２１０と、表示部２４０と、マウスやタッチパネルなどから構成される操作部２５０とを備え、これらはＰＣＩバスから成るバス２８０を介して互いに接続する。 - 特許庁

A signal (data) supplied from an external device via the CPU of each processor system, or an external bus is once supplied to the local bridge of the processor system; and it is decided, inside the local bridge, whether the signal (data) is made to access to local memories 3-1,..., 3-n on a shared memory 5.例文帳に追加

この各プロセッサシステム毎のＣＰＵもしくはExternal busを介して外部装置から供給される信号（データ）は、そのローカルブリッジに一旦供給され、その内部にて、ローカルメモリ３−１，…，３−ｎに対するアクセスか、共有メモリ５に対するアクセスかを判定される。 - 特許庁

The analysis part 4a acquires a 3D command list 10 read from a CGROM 3 in a jump portion including a jump instruction in the display list 6 via a CG bus 8 different from a CPU bus 7, analyzes it as a part of the display list 6.例文帳に追加

この解析部４ａは、ディスプレイリスト６におけるジャンプ命令が記述されたジャンプ部分で、ＣＧＲＯＭ３から読み出された３Ｄコマンドリスト１０をＣＰＵバス７とは異なるＣＧバス８を介して取得し、これをディスプレイリスト６の一部とみなして解析する。 - 特許庁

By connecting a communication connector 21 of an electronic camera 1 to a communication connector 3 of a printer 2, a bus line 22 of the camera 1 is connected to a bus line 23 of the printer 2, and a CPU 24 of the camera 1 is connected to a PROGRAM-ROM 25 of the printer 25.例文帳に追加

電子カメラ１の通信コネクター２１とプリンタ装置２の通信コネクター３が接続されたことにより、電子カメラ１のバスライン２２とプリンタ装置２のバスライン２３が接続され、また、電子カメラ１のＣＰＵ２４とプリンタ装置２のＰＲＯＧＲＡＭ＿ＲＯＭ２５が接続されている。 - 特許庁

A register with the same size as data bus width of the memory is provided, required pieces of data are successively selected from the register after storing the data (with the size of the data bus width of the memory) read from the memory in a single access in the register and outputted to a processor such as a CPU that issues a read request.例文帳に追加

メモリのデータバス幅と同サイズのレジスタを設け，メモリから１回のアクセスで読み出したデータ（メモリのデータバス幅サイズ）を該レジスタに格納した後に，必要なデータを該レジスタから順次選択し、リード要求したＣＰＵ等の処理装置に出力する。 - 特許庁