「CPU Bus」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The CPU 24 of a host 1 makes an access to an HDD 3 through a host interface bus 2 to continuously record and reproduce AV data onto or from a disk 45.例文帳に追加

ホスト１のCPU２４は、ホストインタフェースバス２を介してHDD３にアクセスし、AVデータをディスク４５に連続的に記録または再生させる。 - 特許庁

Besides, since the other circuit can be attached to the system bus 8 later, the function of the CPU core 5 can be easily added/changed.例文帳に追加

また、システムバス８に別個の回路を後付することが可能であるため、ＣＰＵコア５の機能を容易に追加・変更することができる。 - 特許庁

A conversion module 20 is interposed on an external bus OB of a CPU 10 for reading a table value TB as a model from a ROM 30.例文帳に追加

ＲＯＭ３０から雛形となるテーブル値ＴＢを読み出すＣＰＵ１０の外部バスＯＢ上に変換モジュール２０を介在させる。 - 特許庁

Bus units DB and DB1A to DB1B interconnect a CPU 7 and first to fifth peripheral circuit blocks 11 to 15.例文帳に追加

ＣＰＵ（７）と周辺回路ブロック１乃至５（１１乃至１５）との間をバスユニットＤＢ及びＤＢ１Ａ乃至ＤＢ６Ｂで接続する。 - 特許庁

The RAM controller 105 selects a bus from the state of CPUACK, which shows access from the CPU core, among these signals.例文帳に追加

その中で、ＲＡＭ制御装置１０５はＣＰＵコアがアクセスしていることを示すＣＰＵＡＣＫの状態によりバスを選択する。 - 特許庁

The CPU 11 transfers the font 53 generated in the RAM 13 to a display part 17 through the bus 14 and an input/ output interface 15.例文帳に追加

CPU１１は、RAM１３で生成されたフォント５３を、バス１４および入出力インタフェース１５を介して表示部１７に転送させる。 - 特許庁

The main control unit 11 has a main CPU 41 and a communication monitor part 42 for monitoring the communication level in the data bus 21.例文帳に追加

メインコントロールユニット１１には、メインＣＰＵ４１と、データバス２１内の通信量を監視する通信量監視部４２が設けられている。 - 特許庁

A peripheral device interface control circuit having the same circuit structure can be used even though bus specifications requested by a CPU 102 are changed.例文帳に追加

ＣＰＵ１０２が要求するバス仕様が変化しても、同じ回路構造を有する周辺装置インタフェース制御回路を使用できる。 - 特許庁

To improve reliability on the operation of a programmable controller by removing noise from an operation clock and a bus signal of a CPU.例文帳に追加

ＣＰＵの動作クロックおよびバス信号中からノイズを除去してプログラマブルコントローラの動作上における信頼性を向上すること。 - 特許庁

The CPU 210 of a computer 200 transmits a start password through a bus 280 to the processor 110 of a software managing device 100.例文帳に追加

コンピュータ２００のＣＰＵ２１０は、バス２８０を介してソフトウェア管理装置１００のプロセッサ１１０に対して、起動用パスワードを送る。 - 特許庁

In the case of transmission, a CPU 11 writes each data frame of one packet to a corresponding transmission SMB and transmits the data frame to a bus.例文帳に追加

送信する際には、ＣＰＵ１１によって１パケットの各データフレームが対応する送信ＳＭＢに書き込まれてバスに送信される。 - 特許庁

The bus access arbitration part 6 performs arbitration so that the CPU 2 can access the slave module 7 even while the DMAC 3 accesses.例文帳に追加

バスアクセス調停部６は、ＤＭＡＣ３がアクセス中であってもＣＰＵ２がスレーブモジュール７にアクセスできるように調停を行う。 - 特許庁

The prescribed pattern data, which are compared with the input signals, can be set up or changed through CPU via the bus.例文帳に追加

入力信号と比較する所定のパターンデータは、バスを介してＣＰＵから設定し又は変更することが可能な構成とする。 - 特許庁

A CPU 11 of the video server 1 includes a transfer buffer 10 acting like a buffer memory located between a network I/F 14 and the data bus 13.例文帳に追加

ビデオサーバ１のＣＰＵ１１は、ネットワークＩ／Ｆ１４とデータバス１３との間に緩衝用メモリとなる転送用バッファ１０を設ける。 - 特許庁

Thus, when the use rate of a bus 5 is high, the priority of an access control part 4 having the lowest priority is improved so that a CPU 14 can surely access the bus 5.例文帳に追加

これにより、バス５の使用割合が高くなった場合には、優先順位が最も低かったアクセス制御部４の優先順位が引き上げられるため、ＣＰＵ１４は確実にバス５へアクセスすることができる。 - 特許庁

Image data is transferred from the image compositing circuit 105 to a display memory 21 through a bus 116 for exclusive use different from a CPU bus 104, so that the image data is quickly transferred.例文帳に追加

また、画像合成回路１０５から表示メモリ２１への画像データの転送は、ＣＰＵバス１０４とは異なる専用バス１１６を介して行われるので、画像データを高速に転送できる。 - 特許庁

To effectively use a conventionally unused portion in an expansion memory when the expansion memory having a bus width larger than a bus width of a resident memory is connected to a CPU connected with the resident memory.例文帳に追加

レジデントメモリが接続されたＣＰＵに対して、レジデントメモリのバス幅よりも大きいバス幅を有する増設メモリが接続された場合、増設メモリにおける従来未使用の部分を有効に活用する。 - 特許庁

A system LSI is composed of a CPU block 1, a system bus 2, a peripheral bus 3 and function blocks 5A-5C or the like.例文帳に追加

機能ブロック５Ａによるシステムバス２の占有を要求の有／無をアサート／ネゲートで指示するＨＲＥＱ＃信号（システムバス制御信号２Ａ中）を強制的にネゲートするＨＲＥＱ＃信号出力回路を機能ブロック５Ａに内蔵させている。 - 特許庁

A plurality of bus bridge circuits 2 and memory controllers 3 are prepared, and the bus bridge circuits 2 are connected to a CPU 1, a core I/O bridge circuit 6, and an I/O bridge circuit 7 point-to-point.例文帳に追加

バスブリッジ回路２やメモリコントローラ３を複数用意し、各バスブリッジ回路２と、ＣＰＵ１、コアＩ／Ｏブリッジ回路６及び、Ｉ／Ｏブリッジ回路７とをＰｏｉｎｔ−ｔｏ−Ｐｏｉｎｔにて接続する。 - 特許庁

By a bus line 27 of the RS-485 standard connected with the CPU, the back part unit 7, the leg part unit 21 and the remote-control device are also bus-connected and communication is performed by a common communication transmitting path.例文帳に追加

ＣＰＵが接続されたＲＳ−４８５規格のバスライン２７によって背部ユニット７，脚部ユニット２１及びリモコンもバス接続され、共通の通信伝送路によって通信が行われる。 - 特許庁

To provide a bus bridge circuit control method that, even if each of both CPUs accesses the memory of the other at any time, prevents the bus of each CPU from entering a deadlock state.例文帳に追加

双方のＣＰＵが任意のタイミングでそれぞれ自由に相手側のメモリにアクセスしても、お互いの有する固有のバスが、デッドロック状態となってしまうことのないバス・ブリッジ回路の制御方法を提供する。 - 特許庁

A CPU 401 executes a job related to the input and output of image data via a G bus 404, and executes a job related with facsimile reception or the storage of images by using a B bus in parallel.例文帳に追加

ＣＰＵ４０１は、Ｇバス４０４を介して画像データの入出力に係るジョブを実行するとともに、並行してＢバスを用いてファクシミリ受信や、画像の格納等にかかるジョブを実行する。 - 特許庁

When the ASIC 3M relays data transfer between the CPU 2 and the ASIC 3S, an address bus terminal and a data bus terminal not required by the ASIC 3S are used as I/O ports.例文帳に追加

ＡＳＩＣ３ＭがＣＰＵ２とＡＳＩＣ３Ｓとのデータ転送の中継を行うことにより、ＡＳＩＣ３Ｓにおいて不要となったアドレスバス端子及びデータバス端子をＩ／Ｏポートとして使用する。 - 特許庁

To provide a memory check device capable of reducing a time required for a memory check by a CPU, and certainly detecting a fault in an address bus or a data bus, a fault by memory installation or the like.例文帳に追加

ＣＰＵによるメモリチェックに要する時間を短縮するとともに、アドレスバスやデータバスにおける不良、メモリ取付けによる不良等も確実に検出できるメモリチェック装置を提供する。 - 特許庁

To improver performance of data transfer in a data transfer unit carrying out data transfer between an external apparatus connected via a bus of IEEE1394 or the like, and a work memory connected to a CPU bus.例文帳に追加

ＩＥＥＥ１３９４などのバスを介して接続された外部機器とＣＰＵバスに接続されたワークメモリとの間のデータ伝送を行うデータ伝送装置について、データ伝送のパフォーマンスを向上する。 - 特許庁

Between a main board 201 and an ROM DIMM 207, a CPU 21 and an SPD 35 are connected through a dedicated bus 22 while a memory control section 25 and first and second ROMs (31, 33) are connected through a bus common to both ROMs (31, 33), i.e., a bus (ROM bus) 24 for page mode ROM.例文帳に追加

メインボード２０１とＲＯＭ ＤＩＭＭ２０７との間は、ＣＰＵ２１とＳＰＤ３５との間が専用のバス２２により、メモリ制御部２５と第１、第２のＲＯＭ（３１、３３）との間が双方のＲＯＭ（３１、３３）に共通のバスであるページモードＲＯＭ用のバス（ＲＯＭバス）２４により夫々接続される。 - 特許庁

A bus system is composed of; a bus 40a; a CPU 31-1 and a DMAC 31-2 which are bus masters; a memory 32-1 which is a bus slave; a priority order setting register 41 which outputs a priority order setting signal corresponding to a transfer rate; an arbitration circuit 42 which arbitrates a competing state; and a selector 44.例文帳に追加

バスシステムは、バス４０ａと、バスマスタであるＣＰＵ３１−１及びＤＭＡＣ３１−２と、バススレーブであるメモリ３２−１と、転送レートに対応した優先順位設定信号を出力する優先順位設定レジスタ４１と、競合状態を調停するアービトレーション回路４２と、セレクタ４４等により構成されている。 - 特許庁

When detecting the transfer error, an error monitoring part 40 takes in information related to the transfer thereof from a bus 10 in each bus master generating the transfer error, stores it into an internal error register group having a storage area in each bus master, and starts an NMI to the bus master 20_1 that is a CPU.例文帳に追加

転送エラーを検出すると、エラー監視部４０は、その転送エラーを発生させたバスマスタ毎に、その転送に関する情報をバス１０から取り込んで、バスマスタ毎に格納領域を有する内部のエラーレジスタ群に格納するとともに、ＣＰＵであるバスマスタ２０＿１に対してＮＭＩを起動させる。 - 特許庁

In the storage system 1, a server 2 and an external input and output port 10 of a semiconductor storage unit 4 are connected with a system bus 2c such as a peripheral bus, memory bus, internal bus, etc., which connects CPU 2a, memory 2b, etc., extending outside as a high speed serial interface 3 which does not convert protocol.例文帳に追加

このストレージシステム１は、サーバ２と半導体ストレージ装置４の外部入出力ポート１０とを、サーバ２内のＣＰＵ２ａ，メモリ２ｂ等を接続する周辺バス，メモリバス，内部バス等のシステムバス２ｃを外部に延長してプロトコル変換を行わない高速のシリアルインタフェース３として接続したものである。 - 特許庁

A fault monitor mechanism 8 is equipped with a reset monitor mechanism 9 which monitors a reset sequence by inputting reset signals 18-1, 18-2, and 18-3 to a CPU 1 and an IO controller 2 and a bus monitor mechanism 11 which monitors a bus sequence by inputting bus signals to buses 4 and 7 connected to the CPU 1.例文帳に追加

障害監視機構８は、ＣＰＵ１とＩＯコントローラ２に複数・リセット信号１８−１，２，３を入力することにより、リセットシーケンスを監視するためのリセット監視機構９と、ＣＰＵ１に接続されている複数バス４，７に複数・バス信号を入力することによりバスシーケンスを監視するためのバス監視機構１１とを備える。 - 特許庁

A packet transmission/reception apparatus includes a packet analysis section located to the packet receiving section of a network interface, outputs a coded video audio packet from an exclusive interface to a decoder not via a bus and packets to be subjected to reception processing by a CPU are transferred to the CPU via the bus, so that the bus band will not compressed at all.例文帳に追加

本発明のパケット送受信装置は、ネットワークインターフェースのパケット受信部にパケット解析部を設け、符号化映像音声パケットはバスを介さずに専用インターフェースからデコーダへ出力し、ＣＰＵで受信処理すべきパケットはバスを介してＣＰＵへ転送することで、バス帯域を全く圧迫しないパケット送受信装置を提供する。 - 特許庁

A CPU 101 controlling a whole image processing device, a RAM(random access memory) 102 offering a program work region, and a ROM 103 storing a program are connected to a CPU bus 119.例文帳に追加

画像処理装置全体の制御を行うＣＰＵ１０１と、プログラム作業領域を提供するＲＡＭ１０２と、プログラムが格納されたＲＯＭ１０３とをＣＰＵバス１１９に接続した。 - 特許庁

An additional function control means 13 transmits and receives data 15 generated and sent by a CPU 11 to/from each additional function apparatus, by a timing signal 16 indicated by a control CPU 12 by using a data bus 14.例文帳に追加

付加機能制御手段１３は、CPU１１にて作成されて送り込まれたデ−タ１５を、制御CPU１２の示すタイミング信号１６にて各付加機能装置へデ−タバス１４を用いて送受信する。 - 特許庁

In this picture display system, a display device displaying a color picture based on picture data, a frame memory storing the picture data, a peripheral circuit and a CPU (central processing unit) are connected via a CPU bus.例文帳に追加

画像表示システムにおいて、画像データに基づいてカラー画像を表示する表示装置と、前記画像データを記憶するフレームメモリと、周辺回路と、ＣＰＵとがＣＰＵバスを介して接続されている。 - 特許庁

Selection is instructed to a first register means to be arranged on an address space of a CPU (2) such as an internal I/O register of an IO port (11) by outputting a control signal from the CPU and input and output are performed by a data bus (SDDB) separated from a bus (IDB) to be used for reading the instruction of the CPU.例文帳に追加

ＩＯポート（１１）の内部Ｉ／Ｏレジスタなどの、ＣＰＵ（２）のアドレス空間上に配置される、第１のレジスタ手段に対して、ＣＰＵから制御信号を出力して、選択の指示を行なうとともに、ＣＰＵの命令リードに使用するバス（ＩＤＢ）とは、分離されたデータバス（ＳＤＤＢ）によって、入出力を行なうようにする。 - 特許庁

When a program write mode selection signal 111 received from a terminal interface 16 is activated and a write/read switching signal 112 is set up to 'write', a bus control circuit 11 stops a CPU 12 and releases a data bus 102 and an address bus 103.例文帳に追加

ターミナル・インターフェース１６からのプログラム書き込みモード選択信号１１１をアクティブにし、書き込み／読み出し切り替え信号１１２を書き込みにすると、バス・コントロール回路１１は、ＣＰＵ１２を停止させると共に、データ・バス１０２とアドレス・バス１０３を開放させる。 - 特許庁

According to this, the access signal from a CPU 011 to the high-speed memory 020 is output out of the control LSI 0101 via the high-speed memory bus 017→the bus trace signal switching part 015→the low-speed memory bus 018, and the access state to the high-speed memory 020 can be thus observed on the low-speed memory side.例文帳に追加

これによりＣＰＵ(011)から高速メモリ(020)へのアクセス信号が、高速メモリバス(017)→バストレース信号切替部(015)→低速メモリバス(018)経由で制御ＬＳＩ(010)の外部へ出力され、高速メモリ(020)へのアクセス状態を低速メモリ側で観測することが可能となる。 - 特許庁

To shorten test time of an address processing part in an interface circuit and to reduce a price by reducing the development cost of a semiconductor integrated circuit connecting an independent bus connected to a CPU to a time-division bus not connected to the CPU via the interface circuit.例文帳に追加

ＣＰＵに接続されている独立バスと、ＣＰＵに接続されていない時分割バスとをインタフェース回路を介して接続してなる半導体集積回路に関し、インタフェース回路のアドレス処理部の試験時間の短縮化と、開発費用の低減化による価格の低減化を図る。 - 特許庁

An object program generated by a compiler detects a cycle, at which an external bus 40 access command of the CPU 10 collide with a sound source timing, and is replaced with the next replaceable command, or a command is outputted, for suspending use of the external bus 40 of the CPU 10, until the next one by using timing.例文帳に追加

コンパイラで生成されたオブジェクトプログラムが、ＣＰＵ１０のエクスターナルバス４０アクセス命令と音源タイミングとがぶつかるサイクルを検出して交換可能な次の命令に交換され、或いは次の使用タイミングまでＣＰＵ１０のエクスターナルバス４０使用を休止する命令が出力される。 - 特許庁

When high-order and low-order comparators 72, 73, and 74 of the data extraction device detect a preset address signal from an address bus 40 of a main CPU 51, a data signal outputted to a data bus 41 of the main CPU 51 is stored in a high-order and a low-order data latches 77 and 76.例文帳に追加

本発明のデータ抽出装置によれば、上位及び下位コンパレータ７２，７３，７４が、メインＣＰＵ５１のアドレスバス４０から予め設定したアドレス信号を検知すると、メインＣＰＵ５１のデータバス４１に出力しているデータ信号が、上位及び下位データラッチ７７，７６に記憶される。 - 特許庁

A voltage control circuit 112 supplies power to the bus bridge and a primary CPU 111 when an image forming device 100 is in an operational state, and shuts off the power supply to the bus bridge 110 and the primary CPU 111 when the image forming device 100 is in the power-saving state.例文帳に追加

電圧制御回路１１２は、画像形成装置１００が稼動状態にあるときはプライマリＣＰＵ１１１及びバスブリッジへ電力を供給し、画像形成装置１００が省電力状態にあるときはプライマリＣＰＵ１１１及びバスブリッジ１１０への電力供給を遮断する。 - 特許庁

Switch parts SW1 and SW2 cut, with the CPU 1, connection state between the RFID module 7, and the SCL bus 3a and SDA bus 3b, when the CPU 1 can not obtain writing complete information on the EEPROM 5 and the RFID module 7 that are the writing destination.例文帳に追加

スイッチ部ＳＷ１、ＳＷ２は、ＣＰＵ１にて書込先のＥＥＰＲＯＭ５およびＲＦＩＤモジュール７についての書込終了情報が得られないとき、そのＣＰＵ１によってＲＦＩＤモジュール７とＳＣＬバス３ａやＳＤＡバス３ｂとの間の接続状態を切断する。 - 特許庁

The register diagnostic device includes: address storages 614, 619 for retrieving and storing write data for a register from a CPU 1, and an address of read data from an address bus 2; and data storages 615, 620 for retrieving and storing the write data for the register from the CPU 1, and read data from an address bus 5.例文帳に追加

ＣＰＵ１からレジスタに対するライトデータ及びリードデータのアドレスをアドレスバス２から取り出して記憶するアドレス記憶６１４、６１９と、ＣＰＵ１からレジスタに対するライトデータ及びリードデータをデータバス５から取り出して記憶するデータ記憶６１５、６２０とを有している。 - 特許庁

To provide a device for performing the power supply interlocking operation and the error notification without remodeling each device in a device system comprising an information processor and a storage device connected to each other by an interface bus cable for the system management operated by the operation of a sub CPU which is independently operated from a command from a main CPU.例文帳に追加

メインCPUからの司令に対し、独立して動作するサブCPUの動作により動作するシステムマネージメントのためのインタフェースバスケーブルによって接続された情報処理装置及び記憶装置により構成される装置系において各装置を改造せずに電源連動動作及エラー通報を行う装置を実現する。 - 特許庁

A target board 1 having a DSP 11 on which a development target program operates and a CPU board 2 are connected via a VME bus 100.例文帳に追加

開発対象プログラムが動作するＤＳＰ１１を備えるターゲットボード１とＣＰＵボード２とをＶＭＥバス１００を介して接続する。 - 特許庁