「CPU Bus」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A CPU 10 receives the event descriptors from the typical event queue 33 through a local bus 14.例文帳に追加

ＣＰＵ１０は、ローカルバス１４を介して、代表イベントキュー３３からイベントディスクリプタを受け取る。 - 特許庁

To reduce a processing step of data transmission control of a CPU and occupied time of a CPU control bus by performing data transmission control from a memory to a device by CPU by one access of only write access in relation to a data transmission control method and the device in the CPU control bus.例文帳に追加

ＣＰＵ制御バスにおけるデータ転送制御方法及び装置に関し、ＣＰＵによるメモリからデバイスへのデータ転送制御を、ライトアクセスのみの１回のアクセスで行い、ＣＰＵのデータ転送制御の処理ステップ及びＣＰＵ制御バスの占有時間を削減する。 - 特許庁

An information processor comprises a sequence security circuit operated by a protocol different from that of a bus connected to a CPU, the sequence security circuit connected to the same bus as connected to a bus master for performing write-DMA.例文帳に追加

ＣＰＵが接続されるバスとは異なるプロトコルによって動作し、ライトＤＭＡを行うバスマスタが接続されるのと同じバスに接続される順序保障回路を備える。 - 特許庁

An emulation circuit 20 is connected by an information processor 10 including a CPU 11, a memory 12 and an I/O device 13, an address bus 31, a data bus 32 and a control bus 33.例文帳に追加

エミュレーション回路２０は、ＣＰＵ１１、メモリ１２およびＩ／Ｏ装置１３を含む情報処理装置１０と、アドレスバス３１、データバス３２およびコントロールバス３３により接続されている。 - 特許庁

A CPU 10 accesses an internal ROM 50 via the fixed bus control part 34, and reads variable bus control logic information, to be mapped in a programmable variable bus control logic part 35.例文帳に追加

ＣＰＵ１０は、固定バス制御部３４を介して内部ＲＯＭ５０にアクセスし、可変バス制御論理情報を読み出して、プログラム可能な可変バス制御論理部３５にマッピングする。 - 特許庁

When the parallel operations of the CPU 2 and the RAM-FIFO unit 3 are performed, the first bus B1 and the third bus B3 are separated by the bus bridges BB1, BB2.例文帳に追加

そして、ＣＰＵ２とＲＡＭ−ＦＩＦＯユニット３とを並行動作させる際には、バスブリッジＢＢ１，ＢＢ２によって第１バスＢ１と第３バスＢ３とを分離させて並行処理を行う。 - 特許庁

After the stop of the interruption request, the DMA controller part 910 disconnects the CPU bus from the local bus by the bus switch 930 and automatically restarts the DMA transfer from the interrupted position.例文帳に追加

ＤＭＡコントローラ部９１０は、割込要求停止後に、バススイッチ９３０によりＣＰＵバスとローカルバスとを切り離し、中断していた所からＤＭＡ転送を自動的に再開する。 - 特許庁

To provide a system debugging device that can efficiently debug a system even when bus ownership is transferred from a CPU to another bus master, by monitoring operations of another bus master.例文帳に追加

バス権がＣＰＵから他のバスマスタに移動した場合であっても、他のバスマスタの動作を確認することができ、システムを効率よくデバッグすることができるシステムデバッグ装置を提供する。 - 特許庁

These elements can be inserted into the bus segments 12 and 14, the I/O units 24 and 26 can be inserted into one bus segment and the CPU units 28 and 30 can be inserted into the other bus segment.例文帳に追加

これらはバスセグメント（１２，１４）内に挿入可能であり、Ｉ／Ｏユニット（２４，２６）は１つのバスセグメント内にＣＰＵユニット（２８，３０）は別のバスセグメント内に挿入可能である。 - 特許庁

To correctly write the information of a bus cycle in a monitoring memory without delaying the bus cycle of a common bus executed by a master unit driven by a high speed CPU clock.例文帳に追加

高速なＣＰＵクロックで動作するマスタユニットが実行する共通バス上のバスサイクルを遅延させることなく、バスサイクルの情報を正しくモニタ用メモリに書き込むことを可能とする。 - 特許庁

To properly process a bus error caused in an instruction bus or data bus of a CPU having a Harvard architecture as regards an error processing method and an information processor.例文帳に追加

本発明は、エラー処理方法及び情報処理装置に関し、ハーバードアーキテキチャを有するＣＰＵの命令バス又はデータバスで発生したバスエラーを適切に処理可能とすることを目的とする。 - 特許庁

To provide a bus timing control circuit capable of reducing labor for managing the set values of various kinds of bus timing required when a CPU accesses peripheral devices through a bus by using software.例文帳に追加

ＣＰＵがバスを介して周辺装置にアクセスする際に要する、各種バスタイミングの設定値をソフトウェアにて管理する手間を削減するバスタイミング制御回路を提供する。 - 特許庁

A PCI bus control part 19 receives PCI bus use right request signals from a plurality of master devices at a time and sends PCI bus use request signals to a CPU 12.例文帳に追加

ＰＣＩバス制御部１９で複数のマスタデバイスからＰＣＩバス使用権要求信号を一括して受けＣＰＵ１２へＰＣＩバス使用要求信号をそれぞれ送信する。 - 特許庁

A serial communication CPU 16 is connected to the communication bus by a connection terminal 22, and address contents of the CPU 32 are changed by a signal line 24 to make the CPU emulator 10 take the place of the CPU 32.例文帳に追加

シリアル通信ＣＰＵ１６は接続端子２２により通信バスに接続され、信号線２４により当該ＣＰＵ３２のアドレス内容を変更してＣＰＵエミュレータ１０を当該ＣＰＵ３２に成り代わらせる。 - 特許庁

To provide an external bus controller, with which the setting value of the access time of an external bus is shared by each CPU, based on an efficient control system.例文帳に追加

外部バスのアクセス時間の設定値を各ＣＰＵで共有し、かつ効率のよい制御方式による外部バス制御装置を提供する。 - 特許庁

Consequently, the transfer of data on the external bus by the device 4 and instruction execution or the like using the internal bus by the CPU 2 can be executed in parallel.例文帳に追加

第１のデータ転送装置による外部バス上のデータ転送と、ＣＰＵによる内部バスを用いた命令実行などが並列化できる。 - 特許庁

On the other hand, a CPU decides a protocol used when data are transferred through the IEEE1394 bus according to an instruction from the user and a transfer state of the bus.例文帳に追加

一方、ＣＰＵはユーザからの指示やバスの転送状況からＩＥＥＥ１３９４バスでデータを転送する際のプロトコルを決定する。 - 特許庁

Therefore, the CPU 11-14 can be connected directly to the system bus 200 and can be connected through the system bus adapters 2 and 3 as well.例文帳に追加

したがって、ＣＰＵ１１〜１４はシステムバス２００に直接接続することも、システムバスアダプタ２，３を介して接続することも可能となる。 - 特許庁

A memory clock setting function 161 acquires the band of a memory bus 21, and acquires the total band of a CPU bus 20 and the I/O buses 22 (a, b).例文帳に追加

メモリクロック設定機能１６１は，メモリバス２１の帯域を取得し，ＣＰＵバス２０とＩ／Ｏバス２２（ａ，ｂ）との合計帯域を取得する。 - 特許庁

A master CPU 11 is commonly connected through one communication bus 3 and one select signal line 4 with plural slave CPU 21.例文帳に追加

マスタＣＰＵ１１と複数のスレーブＣＰＵ２１とを、１本の通信バス３および１本のセレクト信号線４でそれぞれ共通に接続する。 - 特許庁

The setting value of the wait time is programmed by one CPU 1a and can be acquired by each CPU together with the arbitrated result of access to the external bus.例文帳に追加

ウェイト時間の設定値は、一つのＣＰＵ１ａがプログラムして外部バスへのアクセスの調停結果とともに各ＣＰＵが取得できる。 - 特許庁

Second, when there are USB devices plugged in, the USB host controllerperiodically accesses the bus which in turn prevents the CPU from going intosleep mode. 例文帳に追加

２つめに、プラグを差し込まれたUSBデバイスがあるとき、USBホストコントローラはCPUがスリープモードに入るのを妨げるように順番にバスに定期的にアクセスします。 - Gentoo Linux

Under the system, time of use is independently assigned to a CPU and a data transfer channel (bus) in consideration of characteristics of a random access, sequential access or the like for each disk volume.例文帳に追加

各ディスクボリュームに対するランダムアクセス、シーケンシャルアクセスなどの特徴を考慮し、CPUやデータ転送路(バス)の使用時間を独立に割り当てる。 - 特許庁

The plurality of function modules are connected to the CPU via the CPU bus and start bits are set to start the plurality of function modules, respectively.例文帳に追加

複数の機能モジュールは、上記ＣＰＵバスを介して上記ＣＰＵに結合され、それぞれ起動ビットが設定されることで起動される。 - 特許庁

A data processing apparatus (100) includes a CPU (102), a CPU bus (105), a plurality of function modules (110, 111, 119, 120), and a master bit register (118).例文帳に追加

データ処理装置（１００）は、ＣＰＵ（１０２）、ＣＰＵバス（１０５）、複数の機能モジュール（１１０，１１１，１１９，１２０）、マスタビットレジスタ（１１８）を含む。 - 特許庁

The CPU shows the register at access destination to a bus arbitration device by the virtual address, and the bus arbitration device arbitrates the use request of the bus according to the priority of the CPU shown by the virtual address and the priority unique to the other circuit which performs access to a memory.例文帳に追加

ＣＰＵは、アクセス先のレジスタを仮想アドレスによってバス調停装置に示し、バス調停装置は、仮想アドレスに示されているＣＰＵの優先度と、メモリにアクセスする他の回路固有の優先度に従って、バスの使用要求を調停する。 - 特許庁

In the period of low occupation rate of bus, clock of the CPU for controlling encode processing is stopped and the CPU can be stopped thus suppressing power consumption of the CPU.例文帳に追加

バスの占有率が低い期間では、エンコード処理制御のＣＰＵのクロックを止めこのＣＰＵを停止状態にすることができ、ＣＰＵにおける電力消費を抑えることができる。 - 特許庁

Inner buses are separated into a management bus 120 in which a telegram flow rate is fixed and which is used for controlling a CPU and an extension bus 121 in which a telegram flow rate is changed and which is used for communication with the CPU.例文帳に追加

内部バスをバス上の電文流量が固定されＣＰＵの制御に用いる管理バス１２０と、電文量が変動しＣＰＵとの通信に用いる拡張バス１２１に分離する。 - 特許庁

At the time of power input or resetting, with a third path selector switch connected to connect a first bus and a second bus, a first CPU serving as a master resets a second, slave CPU (disconnects a fourth switch).例文帳に追加

電源投入時またはリセット時に、経路切替スイッチ（３）を接続してバス１とバス２を共通にし、ＣＰＵ１をマスタとして、スレーブ側のＣＰＵ２をリセット状態（スイッチ（４）を未接続）にする。 - 特許庁

To make it possible to process both data transfer control on an external bus of a microcomputer and CPU operation such as an access to an internal bus by a built-in CPU in parallel while minimizing the increment of the physical/ logical scale.例文帳に追加

物理的・論理的規模の増大を最小限とし、マイクロコンピュータの外部バス上のデータ転送制御と内蔵ＣＰＵによる内部バスアクセス等のＣＰＵ動作とを並列処理可能にする。 - 特許庁

To realize a single chip microcomputer capable of preventing a deterioration in throughput of a system due to the stagnation of processing in a CPU in response to a bus use right request from a bus master other than the CPU such as a DMA controller.例文帳に追加

ＤＭＡコントローラ等のＣＰＵ以外のバスマスタからのバス使用権要求によりＣＰＵにおける処理が滞ってシステムのスループットが低下するのを防止できるシングルチップマイコンを実現する。 - 特許庁

To provide a PC card system which prevents a CPU of a host device having a PCI bus or a CPU of a PC card from directly interfering with a system bus of the other party between the host device and the PC card.例文帳に追加

本発明は、ＰＣＩバスを有するホスト装置とＰＣカードとの間で一方のＣＰＵが相手側のシステムバスに直接干渉することのないＰＣカード装置を提供することを目的とする。 - 特許庁

In the portable telephone device 1, a bus 6 for display connection to connect a CPU 2 with a display 7, a bus 8 for memory connection to connect the CPU 2 with a memory 9 are provided independently of each other.例文帳に追加

携帯電話装置１において、ＣＰＵ２とディスプレイ７とを接続するディスプレイ接続用のバス６と、ＣＰＵ２とメモリ９とを接続するメモリ接続用のバス８とを互いに独立して設けた。 - 特許庁

The CPU 9 transfers the arithmetic results to be recorded in the memory 14 to a predetermined location of the memory 8 via the CPU bus 10 and the bus conversion part 12 after transferring the data from the memory 7 to the memory 8.例文帳に追加

ＣＰＵ９は、メモリ７からデータをメモリ８に転送した後、メモリ１４に記録される演算結果をＣＰＵバス１０及びバス変換部１２を介してメモリ８の所定の位置に転送する。 - 特許庁

A CPU 10 observes states in which a RAM 14 and 1st and 2nd ROMs 16 and 18 are accessed with a bus monitor 34 provided in a memory controller 12 through a CPU bus 20 and the controller 12.例文帳に追加

ＣＰＵ１０がＣＰＵバス２０とメモリコントローラ１２と介して、ＲＡＭ１４や第１ＲＯＭ１６や第２ＲＯＭ１８をアクセスする状態を、メモリコントローラ１２内に設けられたバスモニタ３４で観測する。 - 特許庁

In this case, the CPU 40 is connected with the second memory part 49 through an address bus 41 and a data bus 43, and the first memory part 48 is connected with a main memory 46 and a peripheral circuit 47 through an address bus 42 and a data bus 44.例文帳に追加

この場合、ＣＰＵ４０は、アドレスバス４１及びデータバス４３を介して第２メモリ部４９に接続され、第１メモリ部４８は、アドレスバス４２及びデータバス４４を介して主メモリ４６及び周辺回路４７に接続される。 - 特許庁

The CPU module 301 is provided with a control processor 312 connected to a common bus interface 311 connected to the common bus 303 and a storage part 313.例文帳に追加

ＣＰＵモジュール３０１は、共通バス３０３に接続された共通バスインタフェース３１１と記憶部３１３とに接続された制御プロセッサ３１２を有する。 - 特許庁

To provide an integral control system capable of transferring a bus control function when a data bus normally operates though a CPU hangs up.例文帳に追加

ＣＰＵがハングアップしているが、データバスが正常動作している場合には、バスコントロール機能を譲渡することができる統合制御システムを提供する。 - 特許庁

A CPU 2, a memory 3 and a second DMAC 5 are connected to the main bus MB, and a disk drive 6, an I/O processor 7 and a security module 9 are connected to the sub-bus SB.例文帳に追加

メインバスＭＢには、ＣＰＵ２、メモリ３、第２ＤＭＡＣ５が、サブバスＳＢには、ディスクドライブ６、Ｉ／Ｏプロセッサ７、セキュリティモジュール９が接続される。 - 特許庁

A printer comprises a bus master meeting a DMA transfer function and can make an access to an SDRAM via no CPU by operation of the bus master.例文帳に追加

印刷装置は、ＤＭＡ転送機能を満たすバスマスタを備え、このバスマスタの作動によってＣＰＵを介さずにＳＤＲＡＭへのアクセスが可能である。 - 特許庁

The sound source circuit 14 reads the waveform data stored in the memory board MB, not through the CPU bus 29 but through the waveform data bus 31, to generate musical sound.例文帳に追加

音源回路１４は、メモリボードＭＢに記憶した波形データを、ＣＰＵバス２９を介すことなく、波形データバス３１を介して読み出して楽音生成する。 - 特許庁

To improve the control efficiency of a control system by making flexible the bus use priority of bus arbitration in a multi-CPU system.例文帳に追加

マルチＣＰＵシステムにおけるバス調停においてバス使用優先順位を柔軟にして制御システムの制御効率を向上可能とすることである。 - 特許庁

The first system bus is electrically connected to the CPU, and includes P signal lines; and the MFHS bus includes Q signal lines satisfying Q<P.例文帳に追加

第１のシステムバスは、ＣＰＵに対して電気的に接続され、Ｐ本の信号ラインを含み、ＭＦＨＳバスは、Ｑ＜ＰであるＱ本の信号ラインを含む。 - 特許庁

To provide a bus bridge circuit and data processing system do not cause a CPU to deteriorate in the performance of memory access while evading a bus deadlock.例文帳に追加

この発明の目的は、バスデッドロックを回避しつつＣＰＵのメモリアクセスの性能を劣化させないバスブリッジ回路ならびにデータ処理システムを提供することにある。 - 特許庁

When the priority processing request signal PPR is input, the bus access arbitration circuit 7 preferentially accepts the access request of the CPU to other bus masters 2-4.例文帳に追加

バスアクセス調停回路７は、優先処理要求信号ＰＰＲが入力されると、ＣＰＵのアクセス要求を他のバスマスタ２〜４よりも優先して受け付ける。 - 特許庁