「CPU Bus」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The relay bus bar 16 is disconnected by the shock by the collision applied to the case, the voltage change of the relay bus bar 16 according to this is detected with CPU, and the shock is detected.例文帳に追加

衝突による衝撃がケースに印加されることで、中継バスバ１６が断線し、これに伴う中継バスバ１６の電圧変化をＣＰＵで検出して衝突を検知する。 - 特許庁

The descriptor and the Ethernet (R) controllers are directly connected via a bus 22, while the descriptor, the SDRAM, the CPU core, and the Ethernet (R) controllers are connected via a bus 21.例文帳に追加

ディスクリプタとイーサネット（登録商標）コントローラとは、バス２２で直接接続され、ディスクリプタとＳＤＲＡＭとＣＰＵコアとイーサネット（登録商標）コントローラとは、バス２１を介して接続される。 - 特許庁

A CPU 1 and a main storage memory 2 are arranged on the mother board, the PCI bus is formed via a host bridge 3, and PCI slots 0-2 are connected to the PCI bus.例文帳に追加

マザーボードにはＣＰＵ１と主記憶メモリ２が配設され、ホストブリッジ３を介してＰＣＩバスが形成され、ＰＣＩバスにはＰＣＩスロット０〜ＰＣＩスロット２が接続されている。 - 特許庁

This wireless communication terminal is configured by connecting the NFC part 115 to an AHB bus (CPU bus) 207 of the wireless LAN part 112 via an AHB interface (AHB I/F) 230 as an asynchronous interface.例文帳に追加

無線ＬＡＮ部１１２のＡＨＢバス（ＣＰＵバス）２０７に、非同期インタフェースとしてのＡＨＢインタフェース（ＡＨＢＩ／Ｆ）２３０を介して、ＮＦＣ部１１５を接続した構成とする。 - 特許庁

When an address signal on an address bus 3 coincides with the break address, a comparator 13 controls a buffer 16, and the break instruction is given to a CPU 1 through a data bus 5 for instruction.例文帳に追加

アドレスバス３上のアドレス信号がブレークアドレスに一致すると、比較器１３によってバッファ１６が制御され、ブレーク命令が命令用データバス５を介してＣＰＵ１に与えられる。 - 特許庁

The CPU module 10 and the device module 20 are provided with connectors 2 for a common bus laminated in the thickness direction of the circuit board so as to be directly connected to each other, and the common bus is constituted of parallel buses and serial buses.例文帳に追加

ＣＰＵモジュール１０とデバイスモジュール２０は、基板の厚さ方向に積層して直結可能な共通バス用のコネクタ２を有し、この共通バスは、パラレルバスとシリアルバスからなる。 - 特許庁

To properly impart an access right in a bus access controller 1 called a bus request arbiter, selectively connecting a plurality of input/output circuits to a CPU or the like.例文帳に追加

バス・リクエスト・アービタと称され、複数の入出力回路を選択的にＣＰＵなどに接続するようにしたバスアクセス制御装置１において、適切にアクセス権を付与するようにする。 - 特許庁

This system is composed of plural CPU 1 and 2 respectively having buses and memory control signal lines, bus control circuit 3 for collecting the buses and the memory control signal lines from the CPU 1 and 2 into one system and generating a wait signal at suitable timing to each of CPU, program ROM and work RAM connected to the common bus and memory control signal line collected by the bus control circuit 3.例文帳に追加

それぞれバス及びメモリ制御信号線をもつ複数のＣＰＵ１，２と、ＣＰＵ１，２からのバス及びメモリ制御信号線を１系統にまとめ、各ＣＰＵに対し適当なタイミングでウエイト信号を発生するバス制御回路３、バス制御回路３によりまとめられた共通のバス、メモリ制御信号線に接続されるプログラムＲＯＭ、ワークＲＡＭから構成される。 - 特許庁

In an I/O control device 14, a bus monitoring clock control part 25 monitors a bus access signal of a sub CPU (Central Processing Unit) 22, and individually designates and controls a frequency of an operation clock supplied to each part inside the I/O control device 14 and the sub CPU 22 from a clock generator based on a monitoring result of the bus access signal.例文帳に追加

Ｉ／Ｏ制御用デバイス１４は、バス監視クロック制御部２５が、サブＣＰＵ２２のバスアクセス信号を監視し、該バスアクセス信号の監視結果に基づいて、クロックジェネレータからサブＣＰＵ２２及びＩ／Ｏ制御用デバイス１４内の各部に供給される動作クロックの周波数を個別に指定制御する。 - 特許庁

As a result, when it is detected that the destination of access by the CPU 7 is, for example a system bus control circuit 9 other than the inside memory 1, a buffer control circuit 4 invalidates a buffer 8, and a bus arbitrating circuit 3 controls the access to the inside memory 1 by the DMAC 6 and the bus access by the CPU 7 to be executed simultaneously.例文帳に追加

その結果、ＣＰＵ７のアクセス先が内部メモリ１以外の例えばシステムバス制御回路９であることが検出されたとき、バッファ制御回路４はＢｕｆｆｅｒ８を無効にし、バス調停回路３は、ＤＭＡＣ６による内部メモリ１へのアクセスとＣＰＵ７のバスアクセスが同時に実行されるように制御する。 - 特許庁

To provide a data transfer control device, in which a CPU accesses a memory on a bus with access conflicts for read/write at high speed in an arbitrary timing of the CPU without increasing load of the CPU.例文帳に追加

本発明は、ＣＰＵの負荷を増加させることなく、ＣＰＵの任意のタイミングで高速にアクセス競合の発生するバス上のメモリに対してＣＰＵがリード/ライトアクセスすることができるデータ転送制御装置を提供する。 - 特許庁

When necessary data are not present in the primary cache or when the CPU 101 makes a request to access a part distinctively other than the primary cache, it is shown as an external access request of the CPU 101 on a CPU bus 106.例文帳に追加

ＣＰＵ１０１は１次キャッシュに必要なデータがない場合、もしくは、ＣＰＵが明示的に１次キャッシュ外をアクセスすることを要求した場合、ＣＰＵバス１０６上にＣＰＵ１０１の外部アクセス要求として示される。 - 特許庁

When any of plural slave CPU 21 is made valid, the master CPU 11 allows the valid slave CPU 21 to output a specific slave number to the communication bus 3, and turns the select signal line 4 into an active state.例文帳に追加

マスタＣＰＵ１１は、複数のスレーブＣＰＵ２１のいずれかを有効とするとき、その有効とするスレーブＣＰＵ２１が固有のスレーブ番号を通信バス３に出力した上で、セレクト信号線４をアクティブ状態とする。 - 特許庁

The simulator is provided with a control CPU (113), a simulation CPU (115), a memory (114a) allowed to be read out from both the CPUs (113 and 115), and a bus (116) for connecting the CPU (113) to the memory (114).例文帳に追加

制御ＣＰＵ（１１３）と、シミュレーション用ＣＰＵ（１１５）と、制御ＣＰＵ及びシミュレーション用ＣＰＵの両ＣＰＵから読書可能なメモリ（１１４ａ）と、シミュレーション用ＣＰＵとメモリとを接続するバスと（１１６）を備えている。 - 特許庁

When a CPU 1 has a runaway and the supply of an access signal (a) is stopped to a WDT 6, a DMA controller 7 separates the CPU 1 from a CPU bus 9 via a gate circuit 5 and then sends the data to a flash memory 4 from a RAM 3.例文帳に追加

ＣＰＵ１が暴走し、ＷＤＴ６へのアクセス信号ａが止まると、ＤＭＡコントローラ７はゲート回路５にてＣＰＵ１をＣＰＵバス９から切り離した後、ＲＡＭ３のデータをフラッシュメモリー４に伝送する。 - 特許庁

The instruction buffer stores a part of the data read by the control part which exceeds the bus width of the CPU 132, and when the CPU 132 executes the instruction reading cycle to the ROM 133 with the successive address next, the control part outputs the data retained by the instruction buffer to the data bus of the CPU 132.例文帳に追加

そして、命令用バッファは、制御部が読み出したデータをＣＰＵ１３２のバス幅を超えている分だけ格納し、制御部は、ＣＰＵ１３２が次回に連続するアドレスでＲＯＭ１３３に対する命令読み出しサイクルを実行すると、命令用バッファが保持しているデータをＣＰＵ１３２のデータバスに出力する。 - 特許庁

The DRAM 102 is constituted on the CPU bus and a control signal to the DRAM 102 is outputted by the BUS control circuit 103, but write data themselves from the CPU 101 can be received directly by the DRAM 102 and read data outputted from the DRAM 102 can be received directly by the CPU 101.例文帳に追加

ＤＲＡＭ１０２はＣＰＵバス上に構成され、ＤＲＡＭ１０２に対する制御信号はＢＵＳ制御回路１０３が出力するが、ＣＰＵ１０１からのライト・データ自体は直接ＤＲＡＭ１０２が受けることができ、ＤＲＡＭ１０２が出力するリード・データはＣＰＵ１０１が直接受けることができる様になっている。 - 特許庁

When access to an inside memory 1 by a DMAC 6 and bus access by a CPU 7 is generated simultaneously, the destination of access detecting circuit 5 detects the destination of access by the CPU 7 from the address of the destination of access supplied from the CPU 7 through an inside bus 12 and a signal indicating whether this access is memory access or I/O access.例文帳に追加

ＤＭＡＣ６による内部メモリ１へのアクセスとＣＰＵ７のバスアクセスが同時に発生した場合、アクセス先検出回路５は、ＣＰＵ７より内部バス１２を経由して供給されるアクセス先のアドレスと、メモリアクセスであるのかＩ／Ｏアクセスであるのかを示す信号から、ＣＰＵ７のアクセス先を検出する。 - 特許庁

To provide a device controller in which a CPU efficiently controls each control device in a device, which operates according to a control program from the CPU, even if an I/F signal to the CPU is minimum signal line only (for example, a set of address bus, data bus, write enable, read enable and chip-selector).例文帳に追加

共通バスＩ／Ｆに複数のデバイスが接続されている制御装置において、どのデバイスを制御するかを決定するとき、ＣＰＵから送出されるアドレス信号の上位をチップセレクタ回路でデコードすると、チップセレクト信号は共通バスＩ／Ｆに流れる信号と非同期であるので、制御不可能となる場合が生じる。 - 特許庁

When the CPU 2 issues the instruction read or the data reading/writing of 16 bits/32 bits, a bus controller reads/writes a prescribed time according to the bus width specified by a source shown in the address and requests the CPU to wait till the instruction (read data) of 16 bits/32 bits issued by the CPU is prepared.例文帳に追加

バスコントローラは、ＣＰＵ（２）が１６ビット／３２ビットで命令リードまたはデータのリード／ライトを発行すると、そのアドレスに示される資源に指定されたバス幅に対応して、所定の回数のリード／ライトを行い、ＣＰＵが発行した１６ビット／３２ビットの命令（リードデータ）が用意されるまで、ＣＰＵにウェイトを要求する。 - 特許庁

A reception packet 7 received from a relay line 61 via a WAN 6 is fed to a reception buffer 41 via a CPU 2 and a CPU bus 21, and stored therein in a received sequence.例文帳に追加

中継回線６１からＷＡＮ６を介して受信された受信パケット７は、ＣＰＵ２、ＣＰＵバス２１を介して受信バッファ４１に供給され、受信された順に記憶される。 - 特許庁

A seed value held in a seed register 102 connected to a CPU (not shown) through a CPU 101 bus is set in a 28-bit length M-sequence cyclic code generator 103.例文帳に追加

ＣＰＵ（図示せず）とＣＰＵ１０１バスを介して接続されるシードレジスタ１０２に保持されているシード値が２８ビット長Ｍ系列巡回符号生成器１０３に設定される。 - 特許庁

When a multi-task program is executed using a CPU model capable of monitoring internal information, and a simulation result showing access to a bus is output, internal information of a CPU model is monitored.例文帳に追加

内部情報をモニタリング可能なＣＰＵモデルを利用してマルチタスクプログラムを実行し、バスへのアクセスを示すシミュレーション結果を出力する際に、ＣＰＵモデルの内部情報をモニタリングする。 - 特許庁

In the processor part 2, CPU 12-1 to 12-n, a main memory 22 and a host bridge 32 are connected by a host bus 502.例文帳に追加

プロセッサ部２はＣＰＵ１２−１〜１２−ｎとメインメモリ２２とホストブリッジ３２とがホストバス５０２によって接続されている。 - 特許庁

When the E2PROM 4 starts writing, the connection of the CPU 1 to the bus 10 is disconnected and the circuit 6 is connected.例文帳に追加

Ｅ^2 ＰＲＯＭ４が書き込みを開始すると、ＣＰＵ１のバス１０への接続を解除し、タイミング発生回路６を接続する。 - 特許庁

The microcontroller is an integrated circuit including a CPU, a RAM, a ROM, a plurality of I/O ports, an internal bus, and the like.例文帳に追加

マイクロコントローラは、ＣＰＵと、ＲＡＭと、ＲＯＭと、複数の入出力ポートと、内部バス等を備えた集積回路である。 - 特許庁

In the processor part 1, CPU 11-1 to 11-n, a main memory 21 and a host bridge 31 are connected by a host bus 501.例文帳に追加

プロセッサ部１はＣＰＵ１１−１〜１１−ｎとメインメモリ２１とホストブリッジ３１とがホストバス５０１によって接続されている。 - 特許庁

The controller is constituted by daisy chain-connecting a CPU unit 20 as the master and units 30, 40 constituting slaves to a system bus 11.例文帳に追加

マスタとなるＣＰＵユニット２０と、スレーブを構成するユニット３０，４０がシステムバス１１にデジチェーン接続されて構成される。 - 特許庁

The docked module is an intelligent module with a CPU, a memory, and a bus structure for controlling the operation of the smart phone (13).例文帳に追加

結合されたモジュールは、ＣＰＵと、メモリと、スマートフォン（13）の動作を制御するためのバス構造とを備えたインテリジェントモジュールである。 - 特許庁

A main CPU 111 transfers the coordinates of a central point existing in a three-dimensional space to a PPP 120 through a main bus 101.例文帳に追加

メインＣＰＵ１１１は、３次元空間上のある中心点の座標を、メインバス１０１を介して、ＰＰＰ１２０に転送する。 - 特許庁

To efficiently transfer data between a communication means and a storage means even if a CPU occupies a system bus.例文帳に追加

ＣＰＵがシステムバスを占有している場合においても、通信手段とストレージ手段の間のデータ転送を効率よく行う。 - 特許庁

Thereby, exclusive holding of the bus 5 by the DMA control part 1 to 3 is prevented and required access time is secured for the CPU 14 as well.例文帳に追加

従って、ＤＭＡ制御部１〜３によるバス５の独占が防止され、ＣＰＵ１４にも必要なアクセス時間が確保される。 - 特許庁

In this information processor, a weight signal inputted from a bus controller 308 to the CPU 302 can be inputted to the CoPro 100.例文帳に追加

バスコントローラ３０８からＣＰＵ３０２に入力されるウエイト信号をＣｏＰｒｏ１００に入力できるよう構成する。 - 特許庁

A CPU 105 downloads programming data of the other radio communication system and stores the data in a storage part 106 via a general bus 104.例文帳に追加

ＣＰＵ１０５は、他の無線通信方式のプログラミングデータをダウンロードし、汎用バス１０４を介して記憶部１０６に記憶する。 - 特許庁

A CPU 1 selectively control writing of data to EEPROM 5 and RFID module 7 through the IIC bus 3.例文帳に追加

ＣＰＵ１はＥＥＰＲＯＭ５及びＲＦＩＤモジュール７に対してＩＩＣバス３を介してデータを選択的に書込制御する。 - 特許庁

The standard setting data from the ROM 3 are ordinarily outputted from the selector 5 through the flip-flop 7 to the CPU bus 8.例文帳に追加

セレクタ５からＣＰＵバス８には、通常は、ＲＯＭ３からの標準的な設定データがフリップフロップ７を経て出力される。 - 特許庁

To provide a multi-CPU bus occupancy system for performing the high speed processing of complicate and huge load in inexpensive configurations.例文帳に追加

安価な構成にて複雑膨大な負荷を高速処理することが可能なマルチＣＰＵバス占有方式を提供すること。 - 特許庁

The CPU 14 controls the power supply to the TMDS receiver 12 according the presence or absence of the access to the DDC bus 32.例文帳に追加

ＣＰＵ１４は、ＤＤＣバス３２へのアクセスの有無に応じてＴＭＤＳレシーバ１２への電力供給を制御する。 - 特許庁

When monitoring IC 4 judges that the CAN bus signals 2a-1 and 2a-2 are abnormal, information 4a is output to a CPU 5.例文帳に追加

監視ＩＣ４でＣＡＮバス信号２ａ−１，２ａ−２を異常と判断した時、ＣＰＵ５へその情報４ａを出力する。 - 特許庁

The analog/digital converter 26 converts the analog voltage into digital data and provides an output of the digital data to a CPU 11 via a bus line B.例文帳に追加

Ａ／Ｄ変換器２６はそのアナログ電圧をディジタルデータに変換し、バスラインＢを介してＣＰＵ１１へ出力する。 - 特許庁

To provide a semiconductor integrated circuit by which the load of a CPU (Central Processing Unit) is reduced by transiting a bus state.例文帳に追加

バスの状態を遷移させることにより、ＣＰＵの負荷を低減することができる半導体集積回路を提供する。 - 特許庁

First and second CPUs 11 and 12 send bus request signals 36 and 37 to an arbitration part 14 when accessing an SDRAM 13, and when bus permission signals 38, 39 are returned, the corresponding CPU drives a bus.例文帳に追加

第１および第２のＣＰＵ部１１、１２は、ＳＤＲＡＭ部１３をアクセスするとき調停部１４にバス要求信号３６、３７を送出し、バス許可信号３８、３９が送られてきた段階で、対応するＣＰＵ部がバスをドライブすればよい。 - 特許庁

Between an image compression device 3 and the memory access control circuit 5, a bus 8 dedicated to images is provided independently of a CPU bus 7, and the image compression device 3 can get access to the memory 4 independently of access from the CPU 1 to the memory 4.例文帳に追加

画像圧縮装置３とメモリアクセスコントロール回路５との間にＣＰＵバス７とは別に独立した画像専用バス８を設け、ＣＰＵ１からのメモリ４へのアクセスとは別に画像圧縮装置３からメモリ４へのアクセスが独立して行うことができる。 - 特許庁

The data processor is provided with an external user memory 1, an internal user memory 2, a CPU 4, a data bus 5, an address bus 6 to be required for data access to the external user memory 1, the internal user memory 2 and the CPU 4, a data port 7 and an address port 8 to be required for access to the external user memory 1.例文帳に追加

外部ユーザーメモリ１と内部ユーザメモリ２と、ＣＰＵ４と、外部ユーザーメモリ１及び内部ユーザーメモリ２とＣＰＵ４とのデータアクセスに必要なデータバス５およびアドレスバス６と、外部ユーザーメモリ１とのアクセスに必要なデータポート７とアドレスポート８とを備える。 - 特許庁

When a host CPU 3 gives information relating to a transmission rate of data and a channel frequency obtained by a DRAM 4 to a sub CPU 6 in a tuner 2 via a bus line 13, the sub CPU 6 gives channel frequency information to a channel selection circuit 7.例文帳に追加

ホストＣＰＵ３が、ＤＲＡＭ４より得たチャンネル周波数及びデータの伝送レートに関する情報を、バス回線１３を介して、チューナ２内のサブＣＰＵ６に送出すると、サブＣＰＵ６より選局回路７にチャンネル周波数情報を与える。 - 特許庁