「CPU Bus」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A CPU bus and a memory bus are separated to control address data, so that outputting the video DMA can be sped up.例文帳に追加

ＣＰＵバスとメモリバスとを分離させて、アドレス・データを管理することにより、ビデオＤＭＡ出力を高速化させることができる。 - 特許庁

A serial interface section is provided onto a main CPU bus, and a line switch section on an exclusive CPU bus is controlled by transmitting connection information to the exclusive CPU for every speech to form a speech path.例文帳に追加

メインＣＰＵバス上にシリアルインタフェース部を持たせ、通話の度に専用ＣＰＵへ接続情報を伝送することにより専用ＣＰＵバス上の回線交換部が制御されて通話パスを形成するようにする。 - 特許庁

To use various memories connected to each internal bus while each CPU accesses a shared memory in a multi-CPU system, and to eliminate the need for each CPU itself to perform bus arbitration.例文帳に追加

マルチＣＰＵシステムにおいて、各ＣＰＵが、共有メモリにアクセス中でも、それぞれの内部バスに接続されている各種メモリの使用を可能として、また、各ＣＰＵ自体はバス調停を行う必要性をなくす。 - 特許庁

The CPU 110 then acquires the stored check data via a local bus 10.例文帳に追加

そして、ＣＰＵ１１０は、当該記憶した検査データを、ローカルバス１０を介して取得する。 - 特許庁

The server CPU 12, a video controller 20, and a server controller 26 are connected to an expansion bus.例文帳に追加

サーバＣＰＵ１２、ビデオ・コントローラ２０、サーバ・コントローラ２６は、拡張バスに接続されている。 - 特許庁

The CPU of the main electronic device is connected to a host controller by a first system bus.例文帳に追加

主電子装置のＣＰＵは、第１のシステムバスによってホストコントローラに接続される。 - 特許庁

With this method, a bus cycle length between external devices, which communicate with the CPU, is optimized.例文帳に追加

これにより、ＣＰＵと通信している外部デバイス間のバスサイクル長を最適化する。 - 特許庁

To facilitate the design of a peripheral device interface control circuit connected to a CPU bus.例文帳に追加

ＣＰＵバスに接続される周辺装置インタフェース制御回路の設計を容易にする。 - 特許庁

The counter part 16 counts the clock 18 for CPU and generates timing for bus access inhibition.例文帳に追加

カウンタ部１６は、ＣＰＵ用クロック１８でカウントし、バスアクセス禁止のタイミングを作り出す。 - 特許庁

For example, the CPU clock CLK_CPU is set higher in speed than the bus clock CLK_BUS in order to perform the high-speed operation of the CPU.例文帳に追加

例えばＣＰＵの高速動作を行うために、ＣＰＵクロックＣＬＫ_ＣＰＵをバスクロックＣＬＫ_ＢＵＳよりも高速にする。 - 特許庁

An IC chip 100 is provided with a central processing unit(CPU) 20, a memory 30 to be controlled by the CPU 20 and a bus 40.例文帳に追加

ＩＣチップ１００は、中央処理装置（ＣＰＵ）２０と、ＣＰＵ２０により制御されるメモリ３０と、バス４０とを有する。 - 特許庁

The CPU 206 reads each division compression program from the ROM 207 and transfers it to the CPU 201 via a bus 211.例文帳に追加

ＣＰＵ２０６は、ＲＯＭ２０７から各分割圧縮プログラムを読み出し、バス２１１を介してＣＰＵ２０１に転送する。 - 特許庁

The CPU bus 119 and the internal bus 120 are connected together by a bridge circuit 104, and a converting circuit 121 converting the allocation of data is connected to the internal bus 120.例文帳に追加

ＣＰＵバス１１９と内部バス１２０は、ブリッジ回路１０４によって接続し、データの割付を変換する変換回路１２１を内部バス１２０に接続した。 - 特許庁

If a CPU 2 requests access to another slave module 7 while the DMAC 3 accesses, the bus controller 4 outputs a bus access request signal to the bus access arbitration part 6.例文帳に追加

ＤＭＡＣ３のアクセス中に、ＣＰＵ２がスレーブモジュール７とのアクセスを要求すると、バスコントローラ４は、バスアクセス調停部６にバスアクセス要求信号を出力する。 - 特許庁

To shorten a time occupied by CPU in processing of DSP(Digital Signal Processor) in an inter CPU communication system performing communication between the CPU and the DSP connected mutually via an inter-CPU data bus.例文帳に追加

ＣＰＵ間データバスで相互接続されたＣＰＵおよびＤＳＰ間で通信するＣＰＵ間通信方式において、ＣＰＵがＤＳＰに対する処理で占有する時間の短縮化を図る。 - 特許庁

At that time, a bus arbitration device performs arbitration, so that a sub CPU-startup program 121, a sub CPU-startup program 122, and a sub CPU-startup program 123 are transferred in parallel in a period 152, a period 154, and a period 156.例文帳に追加

このとき、バス調停装置によるアービトレーションが行われるので、副CPU起動用プログラム１２１の転送、副CPU起動用プログラム１２２の転送、および副CPU起動用プログラム１２３の転送が、期間１５２、期間１５４、および期間１５６において、並行して行われることになる。 - 特許庁

When some of packet data arriving at a network 101 are received, an ASIC 103 issues a batch interrupt to the CPU 102, which reduces the bus occupation rate of interrupts to reduce the CPU load.例文帳に追加

ネットワーク１０１に到来するパケットデータの幾つかが受信されたときに、ASIC103がまとめてCPU102に割り込みを出し、割り込みによるバス占有率を減らしCPU負荷を低減する。 - 特許庁

The picture frame is prepared in the RAM on the BUS to which the CPU which performs plot development is connected, and the operation of each CPU is not affected by the operation of another CPU.例文帳に追加

画像フレームは描画展開するＣＰＵが接続されるＢＵＳ上のＲＡＭに作成され、各々のＣＰＵの動作は他のＣＰＵの動作に影響されない。 - 特許庁

To provide a data transfer device which enables to enhance usage efficiency of a CPU bus and an internal bus of an image processing device, and to reduce hardware of CPU interface in the image processing device.例文帳に追加

ＣＰＵバスおよび画像処理装置内部バスの使用効率を向上し、画像処理装置内のＣＰＵインターフェースのハードウェア削減を可能とするデータ転送装置を提供する。 - 特許庁

The microcomputer unit 40 is constituted of a central processing unit (CPU) 42 and a data bus 56 for transmitting data to the CPU 42, and the counter 26 is configured capable of outputting the counted values to the data bus 56.例文帳に追加

マイコン部４０は、中央処理装置（ＣＰＵ）４２と、ＣＰＵ４２にデータを転送するためのデータバス５６とを含み、カウンタ２６は、データバス５６にカウント値を出力可能に構成される。 - 特許庁

A signal processing system of a digital still camera consists of so-called 2 chips comprising a signal processing section 20 and a CPU 41, which are respectively provided with an image data bus 33 and a CPU bus 34.例文帳に追加

ディジタル・スチル・カメラの信号処理系は、信号処理部２０とＣＰＵ４１とのいわゆる２チップで構成され、それぞれ画像データバス３３とＣＰＵバス３４とを備える。 - 特許庁

To provide an image forming apparatus provided with an image processing apparatus capable of executing other data processing by allowing other CPU and other DMAC to use other data bus even when one CPU and one DMAC exclusively use a data bus.例文帳に追加

一方のＣＰＵやＤＭＡＣがデータバスを専有していた場合でも、他方のＣＰＵやＤＭＡＣが他のデータバスを使用して他のデータ処理を実行できるようにする。 - 特許庁

The CPU side IIC bus 10 and the tuner side IIC bus 70 thereby appear to be connected through as the flow of the serial data SDA, TNSDA, and transfer can be performed only when communication with the tuner side is required.例文帳に追加

そのため、シリアルデータSDA，TNSDAの流れとしては、CPU側IICバス１０とチューナ側IICバス７０がスルー接続したように見え、且つチューナ側とのやりとりが必要な時のみ転送することができる。 - 特許庁

The arbitration circuit 18 determines whether or not any bus master device out of a CPU 11 and control circuits 14 to 17 has issued a bus request signal that is a request for bus use via the system bus 19, and upon a bus request signal, provides bus arbitration processing depending on the set priority.例文帳に追加

調停回路１８は、ＣＰＵ１１及び制御回路１４〜１７のうち、いずれかのバスマスタ装置からシステムバス１９を介してバス使用のリクエストであるバス要求信号があるか否かを判別し、バス要求信号があると、設定されている優先度にしたがって、バス調停処理を行う。 - 特許庁

An internal bus access by the CPU 2 and an external access by the device 4 are collectively controlled by an external bus controller 121.例文帳に追加

ＣＰＵによる外部バスアクセスと第１のデータ転送装置による外部アクセスを、外部バスコントローラ（１２１）によって一括して制御する。 - 特許庁

A digital camera has separately a CPU bus 1 connected with a ROM 4 and an image bus 2 connected with a DRAM 6.例文帳に追加

デジタルカメラにおいては、ＲＯＭ４を接続するＣＰＵバス１と、ＤＲＡＭ６を接続する画像バス２がそれぞれ個別に設けられている。 - 特許庁

A data processor 1 has a bus controller 6 for performing control for external bus access in response to the request of a central processing unit(CPU) 3.例文帳に追加

データプロセッサ（１）は、中央処理装置（３）の要求に応答して外部バスアクセスのための制御を行うバスコントローラ（６）を有する。 - 特許庁

The CPU and the memory are connected together through an address bus 13, the data bus 14, a read signal wire 15 and a write signal wire 16.例文帳に追加

ＣＰＵ１１とメモリ１２とは、アドレスバス１３、データバス１４、リード信号線１５及びライト信号線１６によって接続されている。 - 特許庁

In the AHB bus interface 14, when there is an access request from the CPU bus 10, if the standby request is active, the controller issues a wait request to the CPU bus 10 immediately to make the UPU wait for the access until refresh processing is completed.例文帳に追加

ＡＨＢバスインターフェース１４においては、ＣＰＵバス１０からアクセス要求がある時、待機要求がアクティブであればＣＰＵバス１０へ即時ウェイト要求を出してリフレッシュ処理が終了するまでアクセスを待たせる。 - 特許庁

A CPU 1 and an arithmetic circuit 23 are connected by an address bus 3, the CPU 1 and an output buffer 22 are connected by a data bus 4, and a read command signal from the CPU 1 is supplied to the output buffer 22 via a command bus 3 and a decoder 21.例文帳に追加

ＣＰＵ１と演算回路２３との間がアドレスバス３により接続されており、ＣＰＵ１と出力バッファ２２との間がデータバス４により接続されており、ＣＰＵ１からのリードコマンド信号がコマンドバス３およびデコーダ２１を介して出力バッファ２２に供給される。 - 特許庁

A data transfer address space identification section 4 inputs address information outputted to the CPU control bus from the CPU 1, recognizes the data transfer access based on this address information, gives data output instruction to the memory 2, and also gives control instruction to invalidate data output from the CPU 1 to a CPU data bus disable control section 5, and invalidates the data outputted to the CPU control bus from the CPU 1.例文帳に追加

データ転送アドレス空間識別部４は、ＣＰＵ１からＣＰＵ制御バスに出力されるアドレス情報を入力し、該アドレス情報を基に前述のデータ転送アクセスを認識し、メモリ２に対してデータ出力指示を行い、且つ、ＣＰＵデータバスディセーブル制御部５に対して、ＣＰＵ１からのデータ出力を無効化する制御指示を行い、ＣＰＵ１からＣＰＵ制御バスに出力されるデータを無効化する。 - 特許庁

Meanwhile, each CPU acquires, when itself shifts to the standby system, a default standby CPU number, and sets the number to its own parallel bus control part.例文帳に追加

一方、自己が待機系に移行する場合にはデフォルト待機ＣＰＵ番号を取得してこれを自己のバラレルバス制御部にセットする。 - 特許庁

When the CPU 1 tries to perform the read access of low-order 16 bits, these held data are outputted to a data bus 4 of the CPU 1.例文帳に追加

そして、その保持させたデータを、ＣＰＵ１が下位側１６ビットのリードアクセスを行う場合にＣＰＵ１のデータバス４に出力させる。 - 特許庁

The bus right is thus arbitrated between the main CPU 10A and sub CPU 10B and, the HDDs 50 by hardware circuit.例文帳に追加

このようにしてメインＣＰＵ１０ＡおよびサブＣＰＵ１０ＢとＨＤＤ５０との間のバス権調停がハードウエア回路で実現される。 - 特許庁

The image processing apparatus includes a CPU, a memory, and a bus connecting the CPU and the memory, and performs processing for printing print data.例文帳に追加

画像処理装置は、ＣＰＵと、メモリと、ＣＰＵおよびメモリを接続するバスとを備え、プリントデータをプリントするための処理を行う。 - 特許庁

Up to sixteen 1K-channels may be randomly allocated within a single 64-bit physical virtual channel DRAM bank to respond to the CPU and peripheral bus demands. 例文帳に追加

16個までの1Kチャネルが単一の64ビット物理的バーチャルチャネルDRAMバンク中にランダムに置かれ、CPUおよび周辺機器のバス要求に応える。 - コンピューター用語辞典

This semiconductor memory device includes a CPU core circuit, a bus connected to the CPU core circuit, and a memory BIST circuit for performing a memory test according to a command supplied through the bus from the CPU core circuit.例文帳に追加

半導体記憶装置は、ＣＰＵコア回路と、ＣＰＵコア回路に接続されるバスと、ＣＰＵコア回路からバスを介して供給される命令に応じてメモリ試験を実行するメモリＢＩＳＴ回路を含むことを特徴とする。 - 特許庁

A DMA controller part 910 disconnects the CPU bus from the local bus by the bus switch 930 and performs DMA transfer from an SRAM 982b to a device in an image processing part 20 on the local bus in a burst mode.例文帳に追加

ＤＭＡコントローラ部９１０は、バススイッチ９３０によりＣＰＵバスとローカルバスとを切り離して、ローカルバス上で、ＳＲＡＭ９８２ｂから画像処理部２０内のデバイスにバーストモードにてＤＭＡ転送を行なう。 - 特許庁

In this data processing system, a bus arbitration circuit arbitrating a bus occupancy right between the CPU and the DMA controller in access to a memory periodically measures a bus load by the access to the memory from the CPU, and transmits bus load information to the DMA controller.例文帳に追加

メモリへのアクセスにおいてＣＰＵ又はＤＭＡ制御装置の間でバス占有権を調停するバス調停回路は、前記ＣＰＵからの前記メモリに対するアクセスによるバス負荷を定期的に計測してそのバス負荷情報を前記ＤＭＡ制御装置へ送信する。 - 特許庁

To prevent the leak of data transferred between a CPU and a memory through a data bus to the outside.例文帳に追加

ＣＰＵとメモリとの間でデータバスを介して転送されるデータが外部に漏洩しにくくする。 - 特許庁

A CPU 9 is connected via a 1st bus 10 to the interface 21 in one-to-one correspondence.例文帳に追加

インターフェース２１には第１のバス１０を介してＣＰＵ９が１対１に接続されている。 - 特許庁

A CPU 11 reads out the compressed font 41 from the ROM 12 and transfers it to a RAM 13 through a bus 14.例文帳に追加

CPU１１は、圧縮フォント４１をROM１２より読み出し、バス１４を介してRAM１３に転送する。 - 特許庁

The connector 1 for connection and CPU 2 are connected to each other through a system interface bus 10.例文帳に追加

接続用コネクタ１とＣＰＵ２とは、システムインタフェースバス１０を介して互いに接続されている。 - 特許庁

Use of the bus clock is eliminated in communications between the CPU or MPU and a register block.例文帳に追加

ＣＰＵまたはＭＰＵとレジスタ・ブロックとの間の通信においてバス・クロックの使用が省かれる。 - 特許庁

The other CPU recognizes that the bus right request has been made by referring to the MAILBOX register.例文帳に追加

他方のＣＰＵでは、MAILBOXレジスタを参照することにより、バス権を要求されていることがわかる。 - 特許庁