「CPU Bus」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A CPU 1 controls writing these data selectively to the EEPROM 5 and the RFID module 7 through the SCL bus 3a and the SDA bus 3b.例文帳に追加

ＣＰＵ１はＥＥＰＲＯＭ５およびＲＦＩＤモジュール７に対してＳＣＬバス３ａおよびＳＤＡバス３ｂを介してそれらデータを選択的に書込制御する。 - 特許庁

Meanwhile, the bus master 212 outputs the same command of protocol as that of protocol to be given when a CPU 201 gains access to the RDRAM 210 to an external system bus 211.例文帳に追加

この際、外部バスマスタ２１２は、外部システムバス２１１には、ＣＰＵ２０１がＲＤＲＡＭ２１０をアクセスするときのコマンドのプロトコルと同じプロトコルのコマンドを出力する。 - 特許庁

To improve performance by reducing access latency at the time of accessing a peripheral module, such as data readout, being connected to a low-speed bus, from a CPU, etc. connected to a high-speed bus.例文帳に追加

高速側バスのＣＰＵ等が低速側バスの周辺モジュール等に対してデータ読み出し等のアクセスを行う際のアクセスレイテンシを短縮して性能を向上する。 - 特許庁

A display code, corresponding to the display data of the name of a load equipment connected to the field bus 10 displayed on a display section, is set through the field bus 10 as the attribute information of an equipment object on the field bus 10, managed by the field-bus communication CPU 3.例文帳に追加

表示部に表示させる、フィールドバス１０に接続される負荷機器の名称の表示データに対応した表示コードの設定を、フィールドバス通信ＣＰＵ３で管理されるフィールドバス１０上の機器オブジェクトの属性情報としてフィールドバス１０を介して行う。 - 特許庁

The highly functional I/O unit and the I/O unit are connected through a system bus 17 whose system is different from that of a system bus 16 from the CPU unit, and the highly functional I/O unit is communicatively connected through the system 16 to the CPU unit.例文帳に追加

高機能Ｉ／ＯユニットとＩ／Ｏユニットは、ＣＰＵユニットからのシステムバス１６とは別系統のシステムバス１７で接続されるとともに、高機能Ｉ／Ｏユニットはシステムバス１６を介してＣＰＵユニットと通信可能となる。 - 特許庁

To provide a data transfer method and device, reducing a CPU load for data transfer without changing a bus connection configuration of a CPU to avoid a situation wherein a main bus is occupied for the data transfer.例文帳に追加

ＣＰＵのバス接続構成に対し変更を伴うことなく、データ転送のためのＣＰＵ負荷を軽減し、メインバスがデータ転送のために占有されてしまう状況を回避できるデータ転送方法および装置を提供すること。 - 特許庁

An RTOS is mounted on the CPU 8, and the CPU 8 performs event driven processing for tuning in the NIM 1 through the I2C bus 12 and also performs polling that monitors the status information of the NIM 1 through the address/data bus 11.例文帳に追加

ＣＰＵ８はＲＴＯＳを搭載し、ＮＩＭ１における選局のためのイベントドリブン処理を、Ｉ２Ｃバス１２を介して実行すると共に、ＮＩＭのステータス情報を監視するポーリング処理を、アドレス／データバス１１を介して実行する。 - 特許庁

A CPU board 11 for control is mounted on an extended bus slot 14 of a personal computer 12, and provided with a shared memory 13 accessible from a CPU 17 side of the personal computer 12.例文帳に追加

制御用ＣＰＵボード１１はパソコン１２の拡張バススロット１４に装着され、パソコン１２のＣＰＵ１７側からもアクセス可能な共有メモリ１３を有する。 - 特許庁

To provide a cross compiler capable of raising execution speed of a CPU included under an environment, in a state where the CPU and a sound source are operated under the environment that shares a bus.例文帳に追加

ＣＰＵと音源がバスを共有する環境下で動作し、その環境下に含まれるＣＰＵの実行速度を上げることができるクロスコンパイラを提供する。 - 特許庁

When the CPU unit acquires the electricity disconnection information through the I/O bus, the CPU unit can transmit the electricity disconnection information, etc., to a tool or the like by performing only the peripheral processing.例文帳に追加

ＣＰＵユニットは、Ｉ／Ｏバスを介して電断情報を取得した場合、周辺処理のみを実行することにより、ツール等へ電断情報等を伝達可能にした。 - 特許庁

This controller comprises duplicated first and second CPU units 11, 12, and a duplex unit 20 performing bus control between both CPU units and the switching of a control system and a standby system.例文帳に追加

二重化された第１，第２ＣＰＵユニット１１，１２と、両ＣＰＵユニット間のバス制御や、制御系／待機系の切り替えなどを行うデュプレックスユニット２０とを備えている。 - 特許庁

The changeover control circuit 24 always monitors a writing signal into a register of an HDD 50 transmitted onto an ATA bus by the main CPU 10A and the sub CPU 10B.例文帳に追加

切替制御回路２４は、メインＣＰＵ１０ＡおよびサブＣＰＵ１０ＢがＡＴＡバス上に送信する、ＨＤＤ５０のレジスタへの書き込み信号を常時監視している。 - 特許庁

A data transfer device 1 transfers data between a CPU device 10 and a plurality devices 20a-20n connected to one another via a parallel CPU bus B1.例文帳に追加

データ転送装置１は、パラレルＣＰＵバスＢ１等を介して相互に接続されたＣＰＵデバイス１０と複数のデバイス２０ａ〜２０ｎとの間でデータの転送を行う。 - 特許庁

Consequently, the influence of bus traffic congestion of the CPU (16) can be evaded during the generation of the PWM pulse and the occurrence of temporary trap of writing from the CPU (16) can be evaded.例文帳に追加

それによりＰＷＭパルスの生成においてＣＰＵのバストラフィックの混雑の影響を避け、ＣＰＵからの書込みの一時的なトラップの発生を回避する。 - 特許庁

The address subsection judges a bus cycle based on linkage whether the CPU monitors waiting lines between external devices or the CPU waits a waiting state a certain number of times.例文帳に追加

アドレスサブセクションは、ＣＰＵが外部デバイス間の待ちラインをモニターするか、ＣＰＵが待ち状態をある回数だけ待つか、の関連付けに基づいてバスサイクルを判定する。 - 特許庁

To provide a bus arbitration device for flexibly changing the priority of a CPU which performs access to a register, and for easily preparing a program to be executed by a CPU.例文帳に追加

レジスタにアクセスするＣＰＵの優先度を柔軟に変えることが可能で、しかも、ＣＰＵで実行されるプログラムの作成が容易なバス調停装置を提供する。 - 特許庁

Concerning this timing setting system, the address range of a bus repeater 1 is arbitrarily set according to a software instruction from a processor (CPU) 4 and performs independent timing setting within the set address range.例文帳に追加

プロセッサ（CPU）４からのソフトウエア命令にて、バス中継器１におけるアドレス範囲の設定を任意に行い、設定したアドレス範囲の独立したタイミング設定を行う。 - 特許庁

In a step 1, a CPU controls an information recording medium I/F through a CPU bus to copy a file allocation table (FAT) of the information recording medium in a dynamic random access memory (DRAM) for the FAT.例文帳に追加

ステップＳ１において、ＣＰＵは、ＣＰＵバスを介して、情報記録媒体Ｉ／Ｆを制御し、情報記録媒体のＦＡＴを、ＦＡＴ用ＤＲＡＭにコピーさせる。 - 特許庁

The single-chip microcomputer includes; a first bus having a CPU and a cache memory connected therewith; a second bus having a DMAC and an external bus interface circuit connected therewith; and a first control circuit which is connected to the first and the second busses and includes an address transfer circuit for selectively transferring an address signal on the first bus to the second bus.例文帳に追加

ＣＰＵとキャッシュメモリとが接続される第１バスと、ＤＭＡＣと外部バスインターフェイス回路とが接続される第２バスと、上記第１と第２バス接続され、上記第１バス上のアドレス信号を選択的に上記第２バスへ転送するアドレス転送回路を含む第１制御回路とを備える。 - 特許庁

During a period where the operation of the second bus 20 is conducted in parallel with the first bus 19, by not giving bus use right to the DMAC 12, and giving bus use right to the CPU 11, reading instructions etc. from a ROM 13 on the first bus 19 become possible, the frequency of the occurrence of undesired standby statuses is reduced.例文帳に追加

第２バス２０が第１バス１９と並行した動作を行っている期間に、ＤＭＡＣ１２にバス使用権を与えず、ＣＰＵ１１にバス使用権を与えることによって、第１バス１９上のＲＯＭ１３からの命令リードなどが可能となるので、不所望の待機状態の発生頻度が低減される。 - 特許庁

When a bus use request is issued from a DSP 13 before an access to a memory 11 corresponding to a bus use request from a CPU 12 is completed, an arbiter 15 activates the memory 11 corresponding to the bus use request from the DSP 13 in parallel with the access to the memory 11 corresponding to the bus use request from the CPU 12.例文帳に追加

アービタ１５は、ＣＰＵ１２からのバス使用要求に対応するメモリ１１へのアクセスが完了する前にＤＳＰ１３からバス使用要求がある場合、ＣＰＵ１２からのバス使用要求に対応するメモリ１１へのアクセスと並行してＤＳＰ１３からのバス使用要求に対応したメモリ１１の活性化を行なう。 - 特許庁

To enhance a transfer speed when data is transferred between a host CPU and a card CPU using an external bus for connecting the host CPU to card CPUs provided in a plurality of cards.例文帳に追加

ホストＣＰＵと複数のカードに備えられるカードＣＰＵとの間を接続する外部バスを用いてホストＣＰＵとカードＣＰＵとの間でデータの転送を行うときに、転送速度を高速化することを目的とする。 - 特許庁

This expansion board for communication mounted in an expansion slot of a CPU board has: a connector for a local bus for communicating with a CPU inside the CPU board; a plurality of independent communication parts communicating with the outside of the CPU board; and a controller controlling the communication between the plurality of independent communication parts and the local bus.例文帳に追加

ＣＰＵボ−ドの拡張スロットに実装する通信用拡張ボ−ドであって、ＣＰＵボ−ド内部のＣＰＵと通信するロ−カルバス用コネクタと、ＣＰＵボ−ド外部と通信する複数の独立した通信部と、複数の独立した通信部と該ロ−カルバスとの通信を制御するコントロ−ラとを備える通信用拡張ボ−ドとする。 - 特許庁

A CPU 21 transmits an instruction via a bus 24 according to a reading mode, i.e., a fixed document mode or an SDF mode.例文帳に追加

原稿定置モードとＳＤＦモードの読み取りモードに応じて、ＣＰＵ２１はバス２４を介して命令を発生する。 - 特許庁

The CPU 100 is connected to other configuration parts through a system bus 120 to input/output data.例文帳に追加

ＣＰＵ１００は、他の構成部とシステムバス１２０により接続されており、互いにデータの入出力を行うことができる。 - 特許庁

The image data transfer device 9 is provided with a plurality of cameras 11, a capture board 21, a CPU board 25, and a bus 23.例文帳に追加

画像データ転送装置９は、複数のカメラ１１と、キャプチャボード２１と、ＣＰＵボード２５と、バス２３とを備える。 - 特許庁

The presence of the runaway of a program is detected by using information B on a bus used by a CPU 1 executing a program.例文帳に追加

プログラム実行中のＣＰＵ１が使用するバス上の情報Ｂを用いてプログラムの暴走の有無を検出する。 - 特許庁

A CPU unit 11 and a unit 12 which constitute the PLC 10 are connected together by a bus and can transfer data to each other.例文帳に追加

ＰＬＣ１０を構成するＣＰＵユニット１１とユニット１２はバス接続され、互いにデータ転送が可能となる。 - 特許庁

To provide an input/output processing system capable of shortening the occupation time of a CPU accompanying access to an I/O bus.例文帳に追加

Ｉ／Ｏバスへのアクセスに伴うＣＰＵの占有時間を短縮可能な入出力処理システムを提供する。 - 特許庁

The motherboard includes first and second chip sets, a CPU, a low-speed bus, and first and second switch circuits.例文帳に追加

本発明のマザーボードは、第一および第二チップセットと、ＣＰＵと、低速バスと、第一および第二スイッチ回路と、を備える。 - 特許庁

A CPU 1501 reads out an enciphered program recorded on a memory card through a bus BS3 and a slave IF 1508.例文帳に追加

ＣＰＵ１５０１は、バスＢＳ３およびスレーブＩＦ１５０８を介してメモリカードに記録された暗号化プログラムを読出す。 - 特許庁

Thereafter, the noise correcting process, such as the subtracting process or the like, is executed by a CPU or the like for controlling a bus, and stored in the memory.例文帳に追加

その後、前記バスを制御するＣＰＵ等で減算処理等のノイズ補正処理を行い、前記メモリに格納する。 - 特許庁

An LS 110 being a configuration circuit is connected to a CPU 16, a main memory 15 and an I/0 device 13 through an AGP/PCI bus 11 and a PCI bridge 14.例文帳に追加

コンフィグレーション回路であるLSI10は、AGP/PCIバス11およびPCIブリッジ14を介してCPU16，メインメモリ15およびI/O装置13と接続される。 - 特許庁

A predetermined NAL header is input to the data processing section 20 via the bus 7 under the control of the CPU 5.例文帳に追加

データ処理部２０には、所定のＮＡＬヘッダを、ＣＰＵ５の制御によってバス７を介して入力可能である。 - 特許庁

The RPU 12, the main memory 13, the DMA controller 14 and the CPU 15 are all connected to a memory bus 21.例文帳に追加

これらＲＰＵ１２、主メモリ１３、ＤＭＡコントローラ１４およびＣＰＵ１５は何れもメモリ・バス２１に接続される。 - 特許庁

The transmission/reception control part 24 performs communication through a USB bus according to commands inputted from the CPU 21.例文帳に追加

送受信制御部２４は、ＣＰＵ２１から入力されるコマンドに従って、ＵＳＢバスを介した通信を実行する。 - 特許庁

An interface part 10 receives voice data Dm1 transmitted via a prescribed bus 116 from an external CPU 112.例文帳に追加

インタフェース部１０は、外部のＣＰＵ１１２から所定のバス１１６を介して送信される音声データＤｍ１を受ける。 - 特許庁

The junction temperature information is acquired, by using the thermal diode 2 of the CPU 1 via the thermal sensor 3 through a SM bus from an ICH3.例文帳に追加

温度情報は、ＩＣＨ３からＳＭバスでサーマルセンサ３を仲介しＣＰＵ１のサーマルダイオード２を利用して、得る。 - 特許庁

The information processing apparatus is provided with the LAN adaptor 12 placed between a CPU 11 including an MMU 15 and the LAN 16 via a GPI bus 21.例文帳に追加

ＭＭＵ１５を含んでいるＣＰＵ１１およびＬＡＮ１６間に、ＧＰＩバス２１を介してＬＡＮアダプタ１２を設ける。 - 特許庁

When a signal RFSH of a CPU 10 is turned into an 'L', bus drivers 16 and 23 are controlled by a control signal prepared by a control signal control circuit 21 based on this signal, and a data output circuit 20f is connected to an address bus AB, a control sub-bus SB and a control bus CB.例文帳に追加

ＣＰＵ１０の信号ＲＦＳＨ＼が「Ｌ」となると、この信号等に基づいてコントロール信号制御回路２１で作成される制御信号によりバスドライバ１６，２３を制御し、データ出力回路２０ｆとアドレスバスＡＢおよびコントロールサブバスＳＢとコントロールバスＣＢとを接続する。 - 特許庁

When a signal RFSH of a CPU 10 becomes 'L', based on the signal or the like, with the use of a control signal generated by a control circuit 21 for the control signal, bus drivers 16, 23 are controlled, then a data output circuit 20f is connected to an address bus AB, and a control sub-bus SB is connected to a control bus CB.例文帳に追加

ＣＰＵ１０の信号ＲＦＳＨ＼が「Ｌ」となると、この信号等に基づいてコントロール信号制御回路２１で作成される制御信号によりバスドライバ１６，２３を制御し、データ出力回路２０ｆとアドレスバスＡＢおよびコントロールサブバスＳＢとコントロールバスＣＢとを接続する。 - 特許庁

This information processing system is constituted so as to control, by a bus controller 3, the data bus 4 consisting of a plurality of unit data buses each of which is capable of independently transferring data to a plurality of the bus masters of a CPU 1 and a DMAC 2.例文帳に追加

この発明は、ＣＰＵ１、ＤＭＡＣ２の複数のバスマスタに対して、バスコントローラ３によりそれぞれの独立してデータ転送が可能な複数の単位データバスからなるデータバス４を分割制御するように構成される。 - 特許庁

In this semiconductor integrated circuit device 1, a first bus B1 used in the processing of the CPU 2 and a third bus B3 used in data transferring processing by a RAM-FIFO unit 3 are connected through bus bridges BB1, BB2.例文帳に追加

半導体集積回路装置１には、ＣＰＵ２の処理に用いられる第１バスＢ１と、ＲＡＭ−ＦＩＦＯユニット３などのデータ転送処理に用いられる第３バスＢ３とは、バスブリッジＢＢ１，ＢＢ２を介して接続されている。 - 特許庁

An auxiliary IC 145 reads out compressed image data stored in a ROM 151 through a dedicated bus 152 instead of a CPU 140, decodes the read image data, and transfers the data to the CPU 140 through a local bus.例文帳に追加

補助ＩＣ１４５は、ＣＰＵ１４０に代わってＲＯＭ１５１に記憶されている圧縮された画像データを専用バス１５２を介して読み出し、この読み出した画像データを復号化してから、ローカルバスを介してＣＰＵ１４０に転送する。 - 特許庁

This data transfer control circuit is a data transfer control circuit 2 connected between a first bus 11 to which a first CPU 3 and a first storage part 5 are connected and a second bus 12 to which a second CPU 4 and a second storage part 6 are connected.例文帳に追加

データ転送制御回路は、第１ＣＰＵ３及び第１記憶部５が接続された第１バス１１と、第２ＣＰＵ４及び第２記憶部６が接続された第２バス１２との間に接続されたデータ転送制御回路２である。 - 特許庁