「CPU Bus」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A CPU device 2a of a plant controller 2 is connected to an input I/F part 52 of the right bus converting unit 5, and connected to the central and the left bus converting units 52 through an output I/F part 56.例文帳に追加

また、乙プラントコントローラ２のＣＰＵ装置２ａは、右方のバス変換ユニット５の入力Ｉ／Ｆ部５２に接続されるとともに、出力Ｉ／Ｆ部５６を介して中央及び左方のバス変換ユニット５２にも接続されている。 - 特許庁

To provide a bus converter for converting a bus for connecting a control part and an ATM switch controller part so that even the control part composed of an all purpose CPU can read and write data to the ATM switch controller part.例文帳に追加

汎用ＣＰＵで構成された制御部でもＡＴＭスイッチコントローラ部に対してデータのリードとライトを行うことができるように、制御部とＡＴＭスイッチコントローラ部を接続するバスの変換を行うバス変換装置を提供する。 - 特許庁

At that time, a ROM controller 15 of a CPU core 11 is connected with a ROM 19 through an external bus interface 17, and the boot controller 16 is configured such that the instruction can be read from the bus interface 17.例文帳に追加

このときＣＰＵコア１１のＲＯＭコントローラ１５は、外部バスインターフェース１７を介してＲＯＭ１９が接続されているのと同等に、命令をバスインターフェース１７より読み出せるようにブートコントローラ１６を構成する。 - 特許庁

To provide an information processor capable of being applied even to a general purpose bus system, reducing the processing loads of a CPU, improving the using efficiency of a bus and effectively accessing access non-continuous addresses.例文帳に追加

汎用的なバスシステムにも適用可能であり、ＣＰＵの処理負荷を低減させ、バスの使用効率を向上させるとともに、不連続なアドレスに対するアクセスを効果的に行うことができる情報処理装置を提供する。 - 特許庁

To provide a DMA controller by which access to a shared bus by a CPU is secured by detecting an operating state of a device and changing the contents of mediation control of a bus according to its detected result.例文帳に追加

デバイスの動作状況を検出し、その検出結果に応じてバス調停制御の内容を変更することにより、ＣＰＵによる共有バスへのアクセスを確保することができるＤＭＡ制御装置を提供すること。 - 特許庁

A signal processing part 7 has a 1st RAM 14 connected to a CPU 12 and an ASIC 18 through a 1st bus 11 and a 2nd RAM 20 connected to the ASIC 18 through a 2nd bus 19.例文帳に追加

信号処理部７が、ＣＰＵ１２及びＡＳＩＣ１８に第１のバス１１を介して接続された第１のＲＡＭ１４と、ＡＳＩＣ１８に第２のバス１９を介して接続された第２のＲＡＭ２０とを有する構成とする。 - 特許庁

To allow each memory array to operate independently, and eliminate bus arbitration between a plurality of CPU chips when memories are integrated by providing a plurality of memory arrays in one chip in a system in which the plurality of CPU chips use a plurality of memories.例文帳に追加

複数のＣＰＵで複数のメモリを使用するシステムにおいて、１チップに複数のメモリアレイを持たせてメモリを統合する場合、各メモリアレイ毎に独立の動作が可能であり、且つＣＰＵ間でのバス調停を不要にする。 - 特許庁

When the operation/standby switching occurs in an optional operation/standby pair, each CPU module of the pair acquires, when itself shifts to the operation system, a default operation CPU number, and sets the number to its own parallel bus control part.例文帳に追加

任意の稼動／待機ペアにおいて稼動／待機切り替えが生じた場合、このペアの各ＣＰＵモジュールは、自己が稼動系に移行する場合にはデフォルト稼動ＣＰＵ番号を取得してこれを自己のバラレルバス制御部にセットする。 - 特許庁

(1) When an access object of the transaction from the IO device is other than the resource allocated to the LPAR to which the device which has generated the transaction belongs, the transaction is completed on the IO bus as well as the access object is reported to a CPU as an error.例文帳に追加

(1) IOデバイスからのトランザクションのアクセス対象が、該トランザクションを発生したデバイスが属するLPARに割り付けられた資源以外の場合には、CPUにエラーとして報告すると共にIOバス上で、該トランザクションをIOバス上で完了させる。 - 特許庁

To provide a memory diagnostic method and a memory diagnostic program that can accurately detect a memory fault in a device comprising a CPU and a memory even when the driving frequency of a data bus for transmitting data between the CPU and the memory is high.例文帳に追加

ＣＰＵとメモリを備えた装置で、ＣＰＵとメモリとでデータを伝送するデータバスの駆動周波数が高速になった場合にも、メモリの異常を高精度で検知可能なメモリ診断方法及びメモリ診断プログラムを提供すること。 - 特許庁

To achieve this, data on a data transfer bus (DATA_XFER) from the CPU to the FPU is snooped, and a cancellation request is notified to the CPU when it is detected at a data check unit (31), thereby inhibiting execution of the FPU operation.例文帳に追加

これを実現するのに、ＣＰＵからＦＰＵへのデータ転送（ＤＡＴＡ＿ＸＦＥＲ）バス上のデータをスヌープし、データチェック部（３１）で検出した際、ＣＰＵにキャンセル要求を通知し、ＦＰＵ演算実行を抑止する。 - 特許庁

An image forming apparatus comprising the CPU, a memory bus, a standard memory, and the functional memory for performing image processing has a means for transmitting the process status of the functional memory to the CPU.例文帳に追加

ＣＰＵと、メモリバスと、標準メモリと、画像処理を行う機能メモリとからなる画像形成装置において、前記機能メモリの処理状態を前記ＣＰＵに伝達する手段を有することを特徴とする画像形成装置。 - 特許庁

Inside the disk array, time of use of the CPU and data transfer channel (bus) is measured for each disk volume at all times and performance allotment is made by limiting throughput not to exceed a ratio of time of use designated for each disk volume.例文帳に追加

ディスクアレイ内部では、常に各ディスクボリュームごとにCPUやデータ転送路(バス)の使用時間を計測し、ディスクボリュームごとに指定された使用時間比を超えないように処理量を制限することにより、性能割り当てを行う。 - 特許庁

A PCI bus controller 106 obtains data that an IO card 108 refers to by a CPU 101 and stores them inside and when a memory read transaction is performed by the IO card 108, data for the memory read transaction are sent from the PCI bus controller 106 to the IO card when stored in the controller 106 or obtained from the CPU 101 through a primary PCI bus when not.例文帳に追加

ＰＣＩバス制御装置１０６は、ＩＯカード１０８が参照するデータをＣＰＵ１０１より取得して内部に記憶し、ＩＯカード１０８によるメモリリードトランザクションがあった場合に、メモリリードトランザクションに対するデータがＰＣＩバス制御装置１０６の内部に記憶されていれば記憶されているデータをＩＯカードに送信し、内部に記憶されていなければプライマリＰＣＩバスを介してＣＰＵ１０１より取得する。 - 特許庁

The CPU unit communicates with the bus I/F 61 of the end cover 6 at prescribed time intervals, writes prescribed failure diagnostic data into the bus failure-diagnosing register 63, thereafter reads the failure diagnostic data from the bus failure-diagnosing register 63, and compares the previously stored failure diagnostic data and the read failure diagnostic data to diagnose failure of a bus.例文帳に追加

また、ＣＰＵユニットは所定の時間間隔でエンドカバー６のバスＩ／Ｆ６１と通信を行ってバス故障診断用レジスタ６３に所定の故障診断データを書き込み、その後バス故障診断用レジスタ６３から故障診断データを読み出し、予め記憶された故障診断データと読み出した故障診断データとを比較することでバスの故障を診断する。 - 特許庁

In the respective nodes #1 to #7, a bus IF part 200 converts parallel data output from a CPU 202, a cache memory 204 or a memory 206 to serial data, and further converts electric data to optical signal, and transfers the same to another node through a serial signal bus 30 of an optical bus 2.例文帳に追加

各ノード＃１〜＃７において、バスＩＦ部２００は、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６から出力されるパラレル形式のデータをシリアル形式のデータに変換し、さらに、電気的なデータを光学的な信号に変換し、光バス２のシリアル信号バス３０を介して他のノードに対して転送する。 - 特許庁

Even when an ROM module 23 whose data bus width is 32 bits is connected, or an ROM module 23 whose data bus width is 16 bits is connected, an IC 10 for memory control is configured so that the ROM module 23 can be used as an ROM module whose data bus width is 32 bits by a CPU 21.例文帳に追加

メモリ制御用ＩＣ１０を、データバス幅が３２ビットのＲＯＭモジュール２３を接続してもデータバス幅が１６ビットのＲＯＭモジュール２３を接続しても、ＣＰＵ２１に、ＲＯＭモジュール２３を、データバス幅が３２ビットのＲＯＭモジュールとして利用させることが出来るものとして構成しておく。 - 特許庁

To provide a communication memory and a peripheral apparatus capable of interfacing an interface with a standard of such communication transferring data by byte units without limiting a bus width and with any bus width even if the interface has a CPU highly developed by such a bus width of a control means with 16 or 32 bits.例文帳に追加

バイト単位でデータを転送するような通信が規格化されたインターフェースに対して、制御手段のバス幅が１６ビットや３２ビットといった高度なＣＰＵを持つものでもバス幅を制限すること無く任意のバス幅でのインターフェースを可能とする通信メモリおよびペリフェラル機器を提供することを目的とする。 - 特許庁

To improve processing efficiency by shortening a wait time in performing read access to an external device as regards a processor equipped with a DSP core including a CPU or a DSP, and connected via a bus controller to an external bus, and configured to perform the read access to the external device connected to the external bus.例文帳に追加

本発明はＣＰＵまたはＤＳＰを含むＤＳＰコアを備えバスコントローラを介して外部バスと接続され，外部バスに接続された外部装置に対してリードアクセスを行うプロセッサに関し，外部デバイスにリードアクセスを行う際のウエイト時間を短縮して処理能率を向上することを目的とする。 - 特許庁

Every time when the mobile object position data express a passing position separated from a bus stop found out from stop position data expressing a previously stored bus stop by a previously determined distance, a CPU 10 in a controller 9 of the bus 2 transmits a passage signal to a traveling monitoring device 16 through communication devices 14, 18.例文帳に追加

移動体位置データが予め記憶されているバス停留所を表す停止位置データから求めたバス停留所より予め定めた距離だけ離れた通過位置を表すごとに、バス２の制御装置９のＣＰＵ10が、通過信号を通信装置14、18を介して運行監視装置16に送信する。 - 特許庁

Only after receiving the signal /QACK from the CPU 201, the power-saving compatible circuit 222 sends a signal /REQ to a PCI bus arbiter 219 instead of the general-purpose I/O LSI 221, and if a bus access right is allowed after arbitration, a signal /GRT is sent from the PCI bus arbiter 219 to the general-purpose I/O LSI 221.例文帳に追加

節電対応回路２２２はＣＰＵ２０１から信号／ＱＡＣＫを受け取って初めて汎用Ｉ／Ｏ ＬＳＩ２２１に代わってＰＣＩバスアービタ２１９に信号／ＲＥＱを送り、調停後にバスアクセス権が許諾されるときには信号／ＧＲＴがＰＣＩバスアービタ２１９から汎用Ｉ／Ｏ ＬＳＩ２２１に送られる。 - 特許庁

A reading head 6, a memory 7, an ATRAC(adaptive transform acoustic coding) decoder 8, a this time reading part detecting circuit 9, a next time reading part detecting circuit 10 are connected to a CPU 5 through a bus bar.例文帳に追加

ＣＰＵ５にバスバーを介して、読取ヘッド６，メモリ７，ＡＴＲＡＣデコーダ８，今回読取パート検出回路９，次回読取パート検出回路１０を接続する。 - 特許庁

A second GPU bus 170 for communication of the CPU 300 with the second GPU 200 via the second GPU interface 140 is provided within the first GPU 100.例文帳に追加

第１ＧＰＵ１００内に、ＣＰＵ３００が第２ＧＰＵ用インタフェース１４０を経由して第２ＧＰＵ２００と通信するための第２ＧＰＵ用バス１７０が設けられる。 - 特許庁

An image processor 10 includes an inner bus 11; a CPU 12; a memory 13; a fixed disk 14; an communication interface 15; an input device 16; and an output device 17.例文帳に追加

画像処理装置１０は、内部バス１１と、ＣＰＵ１２と、メモリ１３と、固定ディスク１４と、通信インターフェース１５と、入力装置１６と、出力装置１７とを備える。 - 特許庁

On the sound control board 87, a CPU 871, a ROM 872, a RAM 873 and an input / output circuit (I/O) 874, etc., are disposed and are interconnected respectively by a bus line.例文帳に追加

音制御基板８７には、ＣＰＵ８７１、ＲＯＭ８７２、ＲＡＭ８７３、入出力回路（Ｉ／Ｏ）８７４等が配設され、バス線によりそれぞれ相互に接続されている。 - 特許庁

Then the CPU11 calculates a vacant band of CPU bus based on the detected number of input channels in use and the detected number of output channels in use (step S22).例文帳に追加

次に、ＣＰＵ１１は、上記検出された使用中の入力チャンネル数及び使用中の出力チャンネル数をもとにＣＰＵバスの空き帯域を算出する（ステップＳ２２）。 - 特許庁

When a power switch 24 is off, a CPU 40, a card controller 41, a digital interface circuit 53, and a card slot 16 are operated by bus power supply from the computer 15.例文帳に追加

電源スイッチ２４がＯＦＦ状態の場合、コンピュータ１５からのバス電源によってＣＰＵ４０、カードコントローラ４１、デジタルインターフェイス回路５３、カードスロット１６を作動させる。 - 特許庁

Three bus converting units 5 are provided corresponding to local PIO (process input output device) 4a, 4b and a common PIO 4c, and connected to CPU devices 1a and 1b as shown in a figure.例文帳に追加

ローカルＰＩＯ４ａ，４ｂ、コモンＰＩＯ４ｃに対応して３台のバス変換ユニット５が設けられ、ＣＰＵ装置１ａ，１ｂに図示のように接続されている。 - 特許庁

To provide a serial input/output control circuit capable of reducing the load of CPU or data bus caused by long data transmission/reception without expanding circuit scale.例文帳に追加

回路規模の増大を招くことなく、長いデータ送受信時に発生するＣＰＵやデータバスの負荷を軽減可能なシリアル入出力制御回路を提供する。 - 特許庁

Besides, the CPU 1501 writes a program for deciphering and reproducing the enciphered contents data stored on a program ROM 1503 through the bus BS3 onto a RAM 1502.例文帳に追加

また、ＣＰＵ１５０１は、バスＢＳ３を介してプログラムＲＯＭ１５０３に格納された暗号化コンテンツデータを復号および再生するためのプログラムをＲＡＭ１５０２に書込む。 - 特許庁

Serial data 81 having a frame configuration are converted into parallel data in a shift register 2 and further converted into the parallel data of the data bus width (8 bits) of a CPU 6 in a flip-flop 3.例文帳に追加

フレーム構成をとるシリアルデータ８１はシフトレジスタ２にてパラレルデータに変換され、さらにフリップ・フロップ３にてＣＰＵ６のデータバス幅（８ビット）のパラレルデータに変換される。 - 特許庁

To provide a data processor for efficiently executing the diagnosis of a peripheral module by using the vacancy of a peripheral bus in a normal operation without putting any load on a CPU.例文帳に追加

ＣＰＵに負荷をかけずに、かつ、通常動作時においても周辺バスの空きを利用して効率良く周辺モジュールの診断を行うデータ処理装置を提供する。 - 特許庁

Print data inputted in an ASIC 1 is formed into image data by a CPU 4 and an SDRAM 3, and transferred to an ENGIN 5 via a PCI bus 4.例文帳に追加

ＡＳＩＣ１に入力された印刷データは、ＣＰＵ４とＳＤＲＡＭ３により、画像データ形成が行われ、ＥＮＧＩＮ５にＰＣＩバス４を介してデータ転送が行われる。 - 特許庁

This control device for an automobile has a structure in which a plurality of control units respectively having CPU are connected to each other through a network bus forming an internal network in the automobile.例文帳に追加

自動車制御装置は、各々ＣＰＵを有した複数の制御ユニットが車内ネットワークを形成するネットワークバスを介して接続された構造を有する。 - 特許庁

A CPU 11 executes the three-wire serial communication with an image processing control part 14 through an internal bus 12 and receives a printing start command to start printing processing.例文帳に追加

ＣＰＵ（１１）は、内部バス（１２）を介して、画像処理制御部（１４）と３線式のシリアル通信を行い、印刷開始命令を受信することにより、印刷処理を開始する。 - 特許庁

To solve a problem of increase in power consumption in a data bus between CPUs or the like in a multi-core semiconductor device, in which power consumption in a single CPU is reduced.例文帳に追加

マルチコア方式の半導体装置では、ＣＰＵ単体の消費電力は低減されるが、ＣＰＵ−ＣＰＵ間などのデータ・バスにおける消費電力が増大する。 - 特許庁

The history data integration part 5 receives the history data from the CPU 11 of each processing part via the common bus, and integrates the received history data in an occurrence time order.例文帳に追加

履歴データ統合部５は、共用バスを通じて各処理部のＣＰＵ１１からの履歴データを受信し、受信した履歴データを発生時刻順で統合する。 - 特許庁

A direct memory access controller 53 under the control of a CPU 52 controls data transfer between a semiconductor memory 58 and a device connected to the SCSI bus 10.例文帳に追加

ダイレクトメモリアクセスコントローラ５３は、ＣＰＵ５２により制御され、半導体メモリ５８と、ＳＣＳＩバス１０に接続されている機器との間のデータ転送を制御する。 - 特許庁

The network apparatus of the present invention includes a CPU which is connected to one or a plurality of medium access control parts for processing a medium access control layer, via a peripheral bus.例文帳に追加

本発明のネットワーク装置は、媒体アクセス制御層の処理を行う１又は複数の媒体アクセス制御部に対し、ペリフェラルバスを介して接続されたＣＰＵを有する。 - 特許庁

The memory 27 and the CPU 33 are connected to other equipment such as a television receiver and a contents recording and reproducing apparatus through external interface 25, 37 and the bus line BL.例文帳に追加

また、その他の機器、例えばテレビ受像機やコンテンツ記録再生装置とは、外部インターフェイス２５、３７とバスラインＢＬを介してメモリ２７、ＣＰＵ３３と接続されている。 - 特許庁

A ROM 102 in which a program of a browser, etc., is stored and a RAM 103 used as a working area, etc., are connected to the CPU 101 through a memory bus 104.例文帳に追加

このＣＰＵ１０１には、メモリバス１０４を介して、ブラウザ等のプログラムが格納されたＲＯＭ１０２や、ワーキングエリア等として使用されるＲＡＭ１０３が接続されている。 - 特許庁

Interface circuits 11a-11d are bus-connected to a CPU 13 to perform input or output of data to each of a corresponding set of external terminals.例文帳に追加

インタフェース回路１１ａ〜１１ｄは、ＣＰＵ１３にバス接続され、対応する１組の外部端子のそれぞれに対してデータの入力あるいは出力を行う。 - 特許庁

Thus, corresponding to the contents of logic data stored in the PROM 3, the CPU core 5, peripheral circuits 6 and 7 and system bus 8 having the desired function can be provided.例文帳に追加

これにより、ＰＲＯＭ３に記憶させるロジックデータの内容によって、所望の機能を有するＣＰＵコア５、周辺回路６，７及びシステムバス８を得ることができる。 - 特許庁

To reduce a circuit scale by saving the read access of a CPU interface part in an internal circuit of an ASIC, an FPGA or the like without generating bus collision.例文帳に追加

ＡＳＩＣ、ＦＰＧＡなどの内部回路におけるＣＰＵインターフェース部のリードアクセスを、バス衝突を発生することなく省略可能にして、回路規模を削減する。 - 特許庁

In the PLC (1), a USB is used for the inner bus (10) which connects a main module (11) including a CPU and being the host of the PLC to an option module (15) to be the function of the PLC.例文帳に追加

ＰＬＣ（１）は、ＣＰＵを備えてＰＬＣのホストとなるメインモジュール（１１）と、ＰＬＣのファンクションとなるオプションモジュール（１５）とを繋ぐ内部バス（１０）に、ＵＳＢを用いる。 - 特許庁