「CPU Bus」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The vacant band of the CPU bus is allocated to a transfer band from the material server 2 for transfer processing of a material file (step S23).例文帳に追加

そして、上記ＣＰＵバスの空き帯域を素材サーバ２からの転送帯域に割り当てて、素材ファイルの転送処理を行う（ステップＳ２３）。 - 特許庁

This PLC has I/O modules 11, 12, a CPU module 2, an input/output bus 3, and a PC 4 having a display 41.例文帳に追加

本発明のＰＬＣは、Ｉ／Ｏモジュール１１、１２と、ＣＰＵモジュール２と、入出力バス３と、ディスプレイ４１を有するＰＣ４とを備える。 - 特許庁

To enable system evaluation in a form similar to a confirmation work by an actual machine even when a user logic is connected to a high speed bus of a CPU.例文帳に追加

ユーザロジックをＣＰＵの高速バスに接続したりする場合にも、実機での確認作業に近い形態でシステム評価を可能とする。 - 特許庁

A clock generation circuit 10 generates two clocks with a uniform phase, or a CPU clock CLK_CPU and a bus clock CLK_BUS.例文帳に追加

クロック生成回路１０は、互いに位相の揃った２つのクロック、即ちＣＰＵクロックＣＬＫ_ＣＰＵ並びにバスクロックＣＬＫ_ＢＵＳを生成する。 - 特許庁

GPP structure is essentially based on a DSP and a dual port memory, accessible both locally and externally by other CPUs through the VME bus. 例文帳に追加

GPP構造は本質的にはDSPとデュアルポートメモリに基づくものであり、ローカルにもVMEバスを介して他のCPUから外部的にもアクセス可能なものである。 - コンピューター用語辞典

In this case, a picture in the middle of recording is kept as it is, and recording is exclusively performed at a speed which performance of a CPU, a bus, etc, of a controller 29 permit.例文帳に追加

この場合は録音中画面のままとし、制御装置２９のＣＰＵ、バス等の性能が許す限りの速度で録音に専念する。 - 特許庁

Then, when the memory controller and I/O controller are turned to be able to perform access to the SDRAM and input/output device, the the DMA controller and CPU preferentially acquires the bus master right.例文帳に追加

そして、メモリコントローラ，Ｉ／ＯコントローラがＳＤＲＡＭ，入出力装置をアクセスア可になった場合に、優先的にバスマスタ権を獲得する。 - 特許庁

To smoothly carry out data transfer even if the data transfer by a master operation and the data transfer by a target operation arise at the same time, when the data transfer is carried out between a CPU bus and a PCI bus.例文帳に追加

ＣＰＵバスとＰＣＩバスとの間でデータ転送を行う際に、マスタの動作によるデータ転送とターゲットの動作によるデータ転送が同時に発生してもデータ転送が円滑に行われるようにすること。 - 特許庁

A CPU 10 reads a rewriting routine in the logical upper of the area divided into two parts of the flash ROM 20 through an address bus 60 and a data bus 70, and writes the rewriting routine in an main storage part 50, and executes this rewriting routine.例文帳に追加

ＣＰＵ１０は、アドレスバス６０、データバス７０を介してフラッシュＲＯＭ２０の２分された領域の論理的上位に格納されている書き換えルーチンを読み出し、主記憶部５０に書き込み、実行する。 - 特許庁

A CPU unit communicates with the bus I/F 61 of this end cover 6 in start-up or at prescribed time intervals, and reads end cover peculiar information 621 of the register 62 for the bus function to confirm the presence/absence of the end cover 6.例文帳に追加

ＣＰＵユニットは起動時または所定の時間間隔でエンドカバー６のバスＩ／Ｆ６１と通信を行って、バス機能用レジスタ６２のエンドカバー固有情報６２１を読み取ることでエンドカバー６の有無を確認する。 - 特許庁

The three bus conversion units 6 are cascade-connected via respective input I/F parts 52, 56, and an updating CPU unit 2a of the B plant controller 2 is connected to the input I/F part 52 of the rightmost bus conversion unit 6.例文帳に追加

３台のバス変換ユニット６は各入力Ｉ／Ｆ部５２，５６を介してカスケード接続し、最右方のバス変換ユニット６の入力Ｉ／Ｆ部５２に更新用の乙プラントコントローラ２のＣＰＵ装置２ａを接続する。 - 特許庁

To speed up processing in a master unit by eliminating a waste time generated in the master unit which cannot acquire the control right of a common bus by a bus adjustment in an interruption response cycle in a multi-CPU system.例文帳に追加

マルチＣＰＵシステムにおける割り込み応答サイクルでのバス調停により、共通バスの制御権を獲得できなかったマスタユニットにおいて発生する無駄な時間を無くし、マスタユニットでの処理を高速化する。 - 特許庁

A CPU 20 outputs a prescribed address from the data output circuit 20f to the address bus AB, and reads an identification code preliminarily described in the prescribed address of a ROM 30 via a data bus DB and a latch circuit 25.例文帳に追加

ＣＰＵ２０は、所定アドレスをデータ出力回路２０ｆからアドレスバスＡＢに出力し、ＲＯＭ３０の所定アドレスに予め記述してある識別コードをデータバスＤＢおよびラッチ回路２５を介して読み込む。 - 特許庁

A CPU 11 for image processing and a network processor 31 for network processing share a PCI bus 10 to send image data (MPEG2 data) respectively via the PCI bus 10 to a wireless LAN 36.例文帳に追加

映像処理を行うＣＰＵ１１、及びネットワーク処理を行うネットワークプロセッサ３１がそれぞれＰＣＩバス１０を共有して、映像データ（ＭＰＥＧ２データ）をＰＣＩバス１０経由でワイヤレスＬＡＮ３６に送出する。 - 特許庁

Then the CPU 2 starts up data transfer control software written in the EPROM 5a to transfer main software from the EPROM 5a to a flash memory 3 via an address bus 6 and a data bus 7.例文帳に追加

すると、ＣＰＵ２は、ＥＰＲＯＭ５ａに書き込まれたデータ転送制御ソフトウェアを起動させることにより、メインソフトウェアをＥＰＲＯＭ５ａからアドレスバス６およびデータバス７を介してフラッシュメモリ３に転送する。 - 特許庁

When the peripheral bus 40 is put in an idle status, the bus bridge control part 1 issues a diagnostic command to the peripheral module 42 according to a diagnostic information setting value to be supplied from a diagnostic information setting part 20, and fetches the diagnostic result from the peripheral bus 40, and supplies it to a CPU 31.例文帳に追加

バスブリッジ制御部１は、周辺バス４０がアイドル状態の場合に、診断情報設定部２０から供給される診断情報設定値に従って、周辺モジュール４２に診断コマンドを発行し、その診断結果を周辺バス４０から取り込み、ＣＰＵ３１に供給する。 - 特許庁

To provide a bus controller capable of preventing a through current from flowing, by controlling properly a bus floating preventive function, even when an operation frequency of a system is changed when a CPU accesses an external peripheral device via a bus, and capable of reducing electric power consumption.例文帳に追加

ＣＰＵがバスを介して外部周辺装置にアクセスする際に、システムの動作周波数が変更されても、バスフローティング防止機能を適切に制御することによって、貫通電流が流れることを防止し、消費電力を低減可能なバス制御装置を提供する。 - 特許庁

Further, in the respective nodes #1 to #7, the bus IF part 200 converts optical signal transferred through the serial signal bus 30 of the optical bus 2 from another node to serial data, and further converts the same to parallel data to be output to the CPU 202, the cache memory 204 or the memory 206.例文帳に追加

また、各ノード＃１〜＃７において、バスＩＦ部２００は、他のノードから光バス２のシリアル信号バス３０を介して転送されてきた光学的な信号をシリアル形式のデータに変換し、さらに、パラレル形式のデータに変換して、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６に対して出力する。 - 特許庁

A semiconductor device comprises a DRAM 30, a cache memory 14 for retaining data of the DRAM 30, a CPU 12 connected with a bus 11, and a DRAM control circuit 16 connected between the bus 11 and DRAM 30 and performs access control to the DRAM 30 according to the access instruction transmitted from the bus 11.例文帳に追加

半導体装置は、DRAM３０と、このDRAM３０のデータを保持するためのキャッシュメモリ１４と、バス１１に接続されたCPU１２と、バス１１とDRAM３０との間に接続され、バス１１から送られてくるアクセス指示に従い、DRAM３０に対してアクセス制御を行うDRAM制御回路１６とを備えている。 - 特許庁

When a signal RFSH of a CPU 10 reaches 'L', bus drivers 16 and 23 are controlled with a control signal generated by a control signal control circuit 21 according to the mentioned signal, etc., to connect a data output circuit 20f and an address bus AB, and a control subbus SB and a control bus CB.例文帳に追加

ＣＰＵ１０の信号ＲＦＳＨ＼が「Ｌ」となると、この信号等に基づいてコントロール信号制御回路２１で作成される制御信号によりバスドライバ１６，２３を制御し、データ出力回路２０ｆとアドレスバスＡＢおよびコントロールサブバスＳＢとコントロールバスＣＢとを接続する。 - 特許庁

Besides, data transferred from a CPU 10 through a back plane bus 19 are converted into data for field bus corresponding to operation data sent to an operating terminal 6A for analog signal by an analog signal by the signal converting part of an operating terminal connection unit FBS-AO 15 for field bus.例文帳に追加

またフィールドバス用操作端末接続ユニットＦＢＳ−ＡＯ１５の信号変換部で、バックプレーンバス１９を介してＣＰＵ１０から転送されたデータを、アナログ信号用操作端末６Ａへアナログ信号で送出される操作データに対応するフィールドバス用データへ変換する。 - 特許庁

The CPU has a processor core 10, a DMA controller 11, a register 13 and a counter 14 for measuring the time of access to the external bus and two AND circuits 17a and 17b for issuing a write signal 123 and a read signal 124 to the external bus at timing of access to the external bus.例文帳に追加

ＣＰＵは、プロセッサコア１０、ＤＭＡコントローラ１１、外部バスへのアクセス時間を計測するレジスタ１３とカウンタ１４、外部バスへの書き込み信号１２３と読み出し信号１２４を外部バスへのアクセスのタイミングで発行する二つのＡＮＤ回路１７ａ、１７ｂを有する。 - 特許庁

The semiconductor device is a microcomputer 100A for controlling access to the storage device 3 and comprises a first bus 5, at least one CPU 1 connected to the storage device 3 through the first bus 5, and a monitoring device 10 for monitoring an address on the first bus 5.例文帳に追加

本発明による半導体装置は、記憶装置３へのアクセス制御を行うマイクロコンピュータ１００Ａであり、第１のバス５と、第１のバス５を介して記憶装置３に接続される少なくとも１つのＣＰＵ１と、第１のバス５上のアドレスを監視する監視装置１０とを具備する。 - 特許庁

The machine language data is read through an external bus IF5 and carried out by the CPU 4 to generate a test pattern to the memory chip 2 through a memory IF 6, and the CPU 4 carries out the unit test of the memory chip 2.例文帳に追加

そして、この機械語データをＣＰＵ４が外部バスＩＦ５を介して読み込んで実行し、メモリＩＦ６を介してメモリチップ２へテストパターンを発生させ、ＣＰＵ４がメモリチップ２の単体検査を実施する。 - 特許庁

When a writing permission instruction is outputted to a drive LSI 200 via a CPU bus 101, the drive LSI 200 decodes the instruction and outputs a panel writing control signal to the CPU 100.例文帳に追加

ＣＰＵ１００から書き込み許可命令がＣＰＵバス１０１を介して駆動ＬＳＩ２００に出力されると、駆動ＬＳＩ２００はこれを解読して、パネル書き込み制御信号をＣＰＵ１００に出力する。 - 特許庁

In addition, the CPU 1 can directly access the HDD 25 without passing through the CPU 9 by switching the connection destination of the HDD 25 to an IDE controller 21 by the bus switches 18, 23.例文帳に追加

さらに、ＣＰＵ１は、バススイッチ１８およびバススイッチ２３によってＨＤＤ２５の接続先をＩＤＥコントローラ２１に切り替えることにより、ＣＰＵ９を経由せずにＨＤＤ２５を直接的にアクセスすることもできる。 - 特許庁

A CPU 23 for supplying to the sound source circuit 14 the musical sound information defining a musical sound signal to be generated according to a musical sound signal generation instruction and the sound source circuit 14 are connected together through a CPU bus 29.例文帳に追加

楽音信号発生指示に応じて発生させる楽音信号を規定する楽音情報を音源回路１４に供給するＣＰＵ２３、及び音源回路１４を、ＣＰＵバス２９を介して接続する。 - 特許庁

(1) If a transaction from the IO device accesses other than the resources assigned to LPAR to which the device having generated the transactions belongs, an information processor reports it to CPU as an error, and completes the transaction on the IO bus.例文帳に追加

(1)IOデバイスからのトランザクションのアクセス対象が、該トランザクションを発生したデバイスが属するLPARに割り付けられた資源以外の場合には、CPUにエラーとして報告すると共にIOバス上で、該トランザクションをIOバス上で完了させる。 - 特許庁

The control is thereafter made incapable from the CPU units 1a, 1b by opening and closing switching means built in the bus conversion units 6, and the plant is controlled by the updating CPU unit 2a.例文帳に追加

その後、バス変換ユニット６に内蔵された開閉切替手段にて、ＣＰＵ装置１ａ，１ｂからは制御不可能にするとともに、更新用のＣＰＵ装置２ａにてプラントの制御を行うようにし、更新する。 - 特許庁

A first management CPU transmits to other management CPU and the communication module by using broadcast function of a bus after developing the PLC common system definition from a loader in a virtual global memory of its own resource.例文帳に追加

また、第１の管理用ＣＰＵは、ローダからのＰＬＣ共通システム定義を自己リソースの仮想グローバルメモリに展開した後、他の管理用ＣＰＵ及び通信モジュールにバスの一斉送信機能を使って送信する。 - 特許庁

An address bus scramble circuit 52 uses the scramble key to scramble a logical address at which a CPU commands data writing or reading and converts the logical address into physical address at which data is actually written or read in/from a memory.例文帳に追加

アドレスバススクランブル回路５２は、スクランブル鍵を用いて、CPUによりデータの書き込みまたは読み出しが指令された論理アドレスにスクランブルをかけ、実際にメモリにデータを書き込んだり読み込んだりする物理アドレスに変換する。 - 特許庁

The CPU 1 outputs address information which indicates data transfer access containing a write address value of a device 3 to the CPU control bus during the transfer of data from a memory 2 to the device 3, and makes write access to device 3.例文帳に追加

ＣＰＵ１は、メモリ２からデバイス３へのデータ転送時に、デバイス３のライトアドレス値を含むデータ転送アクセスを示すアドレス情報をＣＰＵ制御バスに出力し、デバイス３に対するライトアクセスを実施させる。 - 特許庁

To provide a bus coupling type multiprocessor for reducing the number of times of snoop processing of each processor (CPU) configuring a multiprocessor, and for achieving performance improvement and low power consumption of the CPU.例文帳に追加

マルチプロセッサを構成する各プロセッサ（ＣＰＵ）のスヌープ処理回数を減らすことができ、これにより、ＣＰＵの性能向上および低消費電力化を図ることができるバス結合型マルチプロセッサを提供する。 - 特許庁

At the time of continuous read access request from a CPU 5 to various slave buses or write access request from the CPU 5, a bus controller control part 2 outputs a shared buffer access request signal to a shared buffer control part 3.例文帳に追加

バスコントローラ制御部２は、ＣＰＵ５からの異なるスレーブバスへの連続したリードアクセス要求時や、ＣＰＵ５からのライトアクセス要求時に、共有バッファ制御部３に共有バッファアクセス要求信号を出力する。 - 特許庁

For realizing this, data on a data transfer (DATA_XFER) bus from the CPU to the FPU are snooped, and when a data check part (31) detects corresponding data, a cancel request is signaled to the CPU to inhibit the FPU operation execution.例文帳に追加

これを実現するのに、ＣＰＵからＦＰＵへのデータ転送（ＤＡＴＡ＿ＸＦＥＲ）バス上のデータをスヌープし、データチェック部（３１）で検出した際、ＣＰＵにキャンセル要求を通知し、ＦＰＵ演算実行を抑止する。 - 特許庁

Meanwhile, ASIC 2 consists of an ordinary circuit 8, a CPU interface circuit 9 which monitors an input level of an external input circuit and a bus 10 which sends/receives an address and data to/from the CPU interface circuit 9.例文帳に追加

一方、ＡＳＩＣ２は、通常回路８と、外部入力回路の入力レベルをモニタするＣＰＵインタフェース回路９と、ＣＰＵインタフェース回路９にアドレス及びデータを送受信するバス１０とにより構成する。 - 特許庁

A CPU interface model 5, a data input interface model 3 and a data output interface model 4 are bus function models corresponding to a CPU interface, a data input interface and a data output interface of a circuit 2, respectively.例文帳に追加

ＣＰＵインタフェースモデル５、データ入力インタフェースモデル３、データ出力インタフェースモデル４は、それぞれ回路２のＣＰＵインターフェース、データ入力インターフェース、データ出力インターフェースにそれぞれ対応したバスファンクションモデルである。 - 特許庁

At an instruction fetch request from the CPU 1, the bus controller 4 reads the instruction corresponding to the retrieval result of the peripheral hardware 3 for retrieval out of a comparison object register 3-1 and provides it for the CPU 1.例文帳に追加

バスコントローラ４はＣＰＵ１からの命令フェッチ要求があると、検索用周辺ハードウェア３による検索結果に対応する命令を比較対象レジスタ３−１から読み出し、ＣＰＵ１に提供する。 - 特許庁

The computer with the memory map unit converting the bus and the address spaces separating the external bus address space into multi- regions becomes eligible to access any external bus address space from the region set in CPU address space with its scheme of because the computer has a means acquiring the region information including its address based upon a means keeping region information mapping a address.例文帳に追加

外部バスアドレス空間を複数の領域に分割し、アドレスとバスを変換するメモリマップユニットを有する計算機が、現在アドレスを写像する領域情報を保持する手段とアドレスから、そのアドレスを含む領域情報を取得する手段を有することによりCPUアドレス空間に設定した領域から任意の外部バスアドレス空間にアクセスすることを可能にする。 - 特許庁

Both CPU modules 20M, 20S are connected by a handshaking bus 50, the respective optional modules 30M, 30S are connected by handshaking buses 60M, 60S, including the respective CPU modules, and a data is transceived directly between the CPU modules in a master station and a slave station.例文帳に追加

両ＣＰＵモジュール２０Ｍ、２０Ｓ間はハンドシェイク用バス５０で接続し、各オプションモジュール３０Ｍ、３０ＳはそれぞれのＣＰＵモジュールも含めてオプションハンドシェイク用バス６０Ｍ、６０Ｓで接続し、マスタ局とスレーブ局のＣＰＵモジュール間で直接にデータ送受信が行える構成とする。 - 特許庁

When a CPU(Central Processing Unit) 37 executes a module PM-1 with concealment, while the CPU 37 accesses to an internal memory 32, a switch circuit 34 and a selective circuit 36 are made into non-connected states so as to intercept an access from the outside of a semiconductor chip 31 to a CPU data bus 40.例文帳に追加

ＣＰＵ３７が、秘匿性のあるモジュールＰＭ＿１を実行する場合に、ＣＰＵ３７が内部メモリ３２にアクセスしている間、スイッチ回路３４および選択回路３６を非接続状態にして、半導体チップ３１の外部からＣＰＵデータバス４０へのアクセスを遮断する。 - 特許庁

The information processor is provided with a main board 2 having: a main CPU 11; connectors 15 and 16 for an expanded RAM; and a bus 17 for an expanded RAM, and a CPU type RAM module 1 having: a sub CPU 101; an ASIC 102; SDRAMs 103a and 103b; and a serial EEPROM 104.例文帳に追加

情報処理装置は、メインＣＰＵ１１、増設ＲＡＭ用コネクタ１５、１６、増設ＲＡＭ用バス１７を有するメインボード２と、サブＣＰＵ１０１、ＡＳＩＣ１０２、ＳＤＲＡＭ１０３ａ、１０３ｂ、シリアルＥＥＰＲＯＭ１０４を有するＣＰＵタイプＲＡＭモジュール１を備える。 - 特許庁

A first clock circuit 103, an input and output port 104 in addition to a power device 91 are connected to the CPU 102 via an inner bus.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４などが内部バスを介して接続されている。 - 特許庁

A CPU interface 11 and I/O interfaces 13 to 15 in a bridge chip 1 are connected to a DRAM interface 12 through an internal bus 10.例文帳に追加

ブリッジチップ１内のＣＰＵインタフェース１１及び入出力インタフェース１３〜１５は、内部バス１０を介してＤＲＡＭインタフェース１２に接続する。 - 特許庁

A CPU 102 is connected with a processing section 104 through a bus and controls the processing section 104 in synchronism with a clock signal inputted from a clock generating section 101.例文帳に追加

ＣＰＵ１０２は、処理部１０４にバス接続され、クロック発生部１０１から入力されたクロック信号に同期して処理部１０４などを制御する。 - 特許庁