「CPU Bus」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

When operation abnormality of the CPU 10 is detected by the failure detection circuit 42, the switching circuit 70 and an IF conversion part 80 boot the DSP 20 by a program after initial boot for DSP by connecting ROM 30 and the DSP 20, by converting a parallel local bus of the ROM 30 into a serial local bus using a P/S converter 81.例文帳に追加

切替回路７０とＩＦ変換部８０は、故障検出回路４２がＣＰＵ１０の動作異常を検出している場合、ＲＯＭ３０のパラレルのローカルバスをＰ／Ｓ変換期８１によりシリアルのローカルバスに変換することによりＲＯＭ３０とＤＳＰ２０とを接続してＤＳＰ用初期ブート後のプログラムによりＤＳＰ２０を起動させる。 - 特許庁

In this image processing apparatus, a memory circuit for memorizing image data and a image processing circuit for signal processing of the image data are connected in parallel on a bus for which the CPU or a data transmission circuit has use rights, the data transmission between the memory circuit and the image processing circuit is done by obtaining use rights of the bus with the data transmission circuit.例文帳に追加

ＣＰＵまたはデータ転送回路が使用権を持つバス上に、画像データを記憶するメモリ回路及び前記画像データを信号処理する画像処理回路が並列に接続された画像処理装置において、前記メモリ回路と前記画像処理回路間のデータ転送は、前記データ転送回路が前記バスの使用権を得て行う。 - 特許庁

A data transfer circuit 30 is configured by an SRAM (Static Random Access Memory) 304 for once storing the data transferred from the CPU, a bus switch 302 for disconnecting the SRAM 304 from a bus 11 after the data is stored into the SRAM 304, and a logic circuit 306 for reading the data out of the SRAM 304 and for supplying the data to a decoder 32.例文帳に追加

ＣＰＵから転送されたデータを一旦格納するためのＳＲＡＭ３０４と、ＳＲＡＭ３０４にデータが格納された後、当該ＳＲＡＭ３０４をバス１１から切り離すバススイッチ３０２と、ＳＲＡＭ３０４からデータを読み出して、デコーダ３２に供給するロジック回路３０６とによって、データ転送回路３０を構成する。 - 特許庁

Since a command for notifying a recorder kind is transmitted to a CPU 29 via an IEEE1394 interface circuit 42 being a bidirectional bus, the CPU 29 discriminates whether or not connected peripheral equipment is a DVCPRO recorder 50, operates a changeover switch 40a, and inputs a signal to the prescribed compression circuit 41, 43 side.例文帳に追加

ＣＰＵ２９には双方向バスであるＩＥＥＥ１３９４インターフェース回路４２を介してレコーダ種類を告知するコマンドが伝送されるので、ＣＰＵ２９では接続されている周辺機器がＤＶＣＰＲＯレコーダ５０であるか否かを判別して、切換スイッチ４０ａを動作させ、所定の圧縮回路４１、４３側に信号を入力させる。 - 特許庁

Although a value to be latched is predicted to be within a prescribed range in some latch timing by the latch circuit 26, an 8-bit value to be inputted to the CPU 40 can not be predicted even by latch timing because the bit sequence change bus 28 changes a bit sequence and the value is inputted to the data input terminals D0 to D7 of the CPU 40.例文帳に追加

ラッチ回路２６によるラッチのタイミングによっては、ラッチされる値は所定の範囲内になると予測可能となるが、ビット順列変更バス２８によりビットの順列が変更されてＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に入力されるから、ＣＰＵ４０に入力される８ビットの値はラッチのタイミングによっても予測することができない。 - 特許庁

The CPU 13 controls a time slot value ID generated by a time slot generation part 12b such that the number of the time slot value ID of the CPU 13 occupied in a unit cycle is increased, on the basis of the time slot control information, so as to output a lot of data on the bus 11 in preference to other modules.例文帳に追加

そして、ＣＰＵ１３が他のモジュールに優先して多量のデータをバス１１上に出力できるようにするために、タイムスロット生成部１２ｂによって生成されるタイムスロット値ＩＤを、単位サイクルに占めるＣＰＵ１３のタイムスロット値ＩＤの数が多くなるように、上記タイムスロット制御情報をもとに制御する構成とされている。 - 特許庁

The multiple-length arithmetic circuit is a bus master module for performing an addressing operation for itself and maybe operated by receiving the setting of the control data from the CPU, and the CPU does not have to repeatedly perform a data transfer instruction, an addition/subtraction instruction, etc., and can fast perform an operation of multiple-length data to be needed in elliptic curve cryptography, etc.例文帳に追加

多倍長演算回路は、自らアドレシング動作を行うバスマスタモジュールであり、ＣＰＵから制御データの設定を受けて動作すればよく、ＣＰＵはデータ転送命令及ぶ加減算命令等を繰り返し実行する必要はなく、楕円曲線暗号などで必要となる多倍長データの演算を高速に実行可能になる。 - 特許庁

While a DMA transfer request signal in an ON state is supplied from a CPU 10, a DMA unit controlling part 6 checks the state of the DMA operation enabling signal, requests the CPU 10 for the right of using a system bus 14 when it is in an ON state, makes plural blocks transfer data between a memory 11 and input-output devices 12 and 13.例文帳に追加

ＤＭＡユニット制御部６は、ＣＰＵ１０からＯＮ状態のＤＭＡ転送要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＣＰＵ１０に対して要求し、メモリ１１と入出力装置１２、１３の間で複数のブロックを継続してデータ転送させる。 - 特許庁

When read-processing of data is required from a SDRAM 21 by the instruction of a CPU 22 or access is required from a DMA while write- processing of data is performed, the requirement is informed to a bus orbiter 33, a SRAM control section 34 starts processing for access requirement of the DAM even if read-out or write-in of data is being performed by the instruction of the CPU 22.例文帳に追加

ＣＰＵ２２の指示によってＳＤＲＡＭ２１からデータのリード処理、又はデータのライト処理が行われている間、ＤＭＡからのアクセス要求があると、バスアービタ３３に当該要求が通知され、ＳＲＡＭ制御部３４はＣＰＵ２２の指示によるデータ読み出し又はデータ書き込み中であってもＤＭＡのアクセス要求に対する処理を開始する。 - 特許庁

A CPU, when obtaining the number of successive processes from an external ROM 16, executes subroutines as many as prescribed by it successively, so that the frequency of accessing to the external ROM 16 and the frequency of the number of calls to an internal ROM 14 through a bus are decreased and the overhead at this part is eliminated, so that the capability of the CPU can be used at a maximum.例文帳に追加

ＣＰＵ１２は、外部ＲＯＭ１６から連続処理数を取得したときには、これに規定される数のサブルーチンを連続して実行するので、外部ＲＯＭ１６へのアクセス回数とバス１８を介在した内部ＲＯＭ１４へのコール回数が低減され、この部分でのオーバーヘッドもなくなるから、ＣＰＵ１２の能力を最大限に活用できる。 - 特許庁

Instructions to be processed by the coprocessor 21 are stored in an instruction register 22 capable of storing a plurality of instructions from the CPU 12, when an enable signal EN is supplied from the CPU 12 to the coprocessor 21, the instructions stored in the instruction register 22 are successively fetched, processed in the coprocessor 21 and access privileges to a RAM 14 are managed by a bus controller 21a.例文帳に追加

ＣＰＵ１２からコプロセッサ２１で処理すべき命令を、複数の命令を記憶可能な命令レジスタ２２に蓄積し、コプロセッサ２１にＣＰＵ１２からイネーブル信号ＥＮが供給されたとき、命令レジスタ２２に蓄積されている命令を順次コプロセッサ２１に取り込み処理するとともに、ＲＡＭ１４へのアクセス権をバスコントローラ２１ａが管理する。 - 特許庁

Also, in the actual operation, the CPU core 40 controls the I/O control circuit 34 to a signal break state, thus electrically breaking an external terminal and an address/data bus 37, preventing the inside of the chip from being affected by external noise, and preventing the address and data of the flash memory and CPU core chips 20 and 30 from being leaked to the outside.例文帳に追加

また、実動作時には、ＣＰＵコア４０が入出力制御回路３４を信号遮断状態に制御するので、外部端子とアドレス／データバス３７を電気的に遮断されて、チップ内部は外部からのノイズの影響を受けることがなければ、フラッシュメモリチップ２０およびＣＰＵコアチップ３０のアドレスやデータが外部に漏れることもない。 - 特許庁

The internal circuit 10 mounted on an LSI 100 includes an address controller 106 which monitors whether or not addresses of bus lines 111 and 112 are addresses in a predetermined specific address area while the CPU 101 executes the program stored in the external memory 20 and notifies the CPU of addresses in the specific address area when detecting them.例文帳に追加

ＬＳＩ１００に搭載された内部回路１０が、ＣＰＵ１０１での、外部メモリ２０に格納されたプログラムの実行中に、バスライン１１１，１１２のアドレスが、あらかじめ定められた所定のアドレス領域内のアドレスであるか否かをモニタし、所定のアドレス領域内のアドレスを検出したときにＣＰＵに通知するアドレスコントローラ１０６を含む。 - 特許庁

Image data accumulated in a buffer 22b of a CPU 22 is decoded in a pause period while being intermittently sent to an image memory 24 via a digital bus 28, whereby image data sent from a camera 12 can be accumulated in the buffer 22b of the CPU 22 and decoded at the same time and the time required to receive and decode images from the camera 12 can be reduced.例文帳に追加

ＣＰＵ２２のバッファ２２ｂに蓄積した画像データをデジタルバス２８を介して間欠的に画像用メモリ２４へ送る休止時間にデコードを行うことで、カメラ１２から送られる画像データのＣＰＵ２２のバッファ２２ｂへの蓄積と、デコードとを同時に行うことが可能となり、カメラ１２からの画像の取り込みとデコードとの時間を短くすることができる。 - 特許庁

To keep the quality of pictures without heavily burdening a system bus or a CPU even in the case of handling of real-time data like moving pictures with respect to an interface device for video data input/output between an external device and a host system.例文帳に追加

外部機器とホストシステムとの間でビデオデータを入出力するためのインタフェース装置において、動画などのリアルタイムのデータを扱う場合であっても、システムバスやＣＰＵに大きな負担をかけることなく、画像の品質を維持するようにすること。 - 特許庁

For example, when executing writeback of a system memory 17, a CPU 13 sets time slot control information to a time slot setting storage part 12a of a bus arbiter 12 on the basis of setting information previously defined in a program for executing the writeback.例文帳に追加

たとえば、システムメモリ１７のライトバックを実行する場合、ＣＰＵ１３が、ライトバックを実行するためのプログラムにあらかじめ定義されている設定情報をもとに、バスアービター１２のタイムスロット設定記憶部１２ａにタイムスロット制御情報を設定する。 - 特許庁

A serial communication CPU 16 is connected to a communication bus via a connection terminal 22, and changes address contents in a communication control ASIC circuit 36 by a signal line 24 to substitute this RFID unit 34 for the RFID emulator 10.例文帳に追加

シリアル通信ＣＰＵ１６は接続端子２２により通信バスに接続され、信号線２４により通信制御ＡＳＩＣ回路３６におけるアドレス内容を変更してＲＦＩＤ部エミュレータ１０を当該ＲＦＩＤ部３４に成り代わらせる。 - 特許庁

A CPU 153 establishes internal connection as necessary by setting start of recording data, allows a content sending apparatus 120 to acquire the predetermined data, and outputs the data to an HD apparatus 130 via a data bus 110 of IEEE1394 to record the data.例文帳に追加

データの記録開始の設定により、ＣＰＵ１５３が内部接続を適宜確立させ、コンテンツ送出装置１２０で所定のデータを取得させて、ＩＥＥＥ１３９４のデータバス１１０を介してＨＤ装置１３０へ送出させて記録させる。 - 特許庁

Output terminals Q0 to Q7 of a latch counter IC 22 to be constituted of an 8-bit counter 24 and a latch circuit 26 are connected with data input terminals D0 to D7 of a CPU 40 by changing permutation of them by a bit permutation changing bus 28.例文帳に追加

８ビットのカウンタ２４とラッチ回路２６とにより構成されるラッチカウンタＩＣ２２の出力端子Ｑ０〜Ｑ７をビット順列変更バス２８によりその順列を変更してＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に接続する。 - 特許庁

When the quantity of data transferred from a host device is equal to the capacity of a data buffer contained in a magnetic tape device 7, a CPU 1 gives an instruction to a bus controller 2 to change the data transfer destination from the device 7 to a magnetic disk device 4.例文帳に追加

ＣＰＵ１は上位装置から転送されてきたデータ量が磁気テープ装置７内のデータバッファ量に達すると、バスコントローラ２に対してデータの転送先を磁気テープ装置７から磁気ディスク装置４へ変更を行うよう命令を出す。 - 特許庁

After turning on power of a system, channel control CPUs 10, 13, 16 transmits version information of respective channel control software programs 9, 12, 15 of channel control sections 8, 11, 14 to a main CPU 3 of a main control section 1 via a control bus 7.例文帳に追加

装置の電源立ち上げ後、各回線制御部８，１１，１４のそれぞれの回線制御ソフト９，１２，１５のバージョン情報は、各回線制御ＣＰＵ１０，１３，１６によって、制御バス７を経由して主制御部１のメインＣＰＵ３へ伝達される。 - 特許庁

In this data processor (1), a CPU (2) for decoding an instruction and performing the instruction sets control data through a bus (13), and the data processor (1) has a multiple-length arithmetic circuit (8) for performing arithmetic processing to multiple-length data on the basis of the set control data.例文帳に追加

データプロセッサ（１）は、命令を解読して実行するＣＰＵ（２）によりバス（１３）を介して制御データが設定され、設定された制御データに基づいて多倍長データに対する演算処理を行う多倍長演算回路（８）を有する。 - 特許庁

A data pass part 101 in the bus controller 100 is provided with a data alignment part 109 and a selector 104, which selects data outputted from a CPU 102 or data transferred from a data I/O terminal 110 through the data alignment part 109.例文帳に追加

バス制御装置１００のデータパス部１０１に、データアライン部１０９とセレクタ１０４を有しており、このセレクタ１０４はＣＰＵ１０２からのデータと、データ入出力端子１１０からデータアライン部１０９を介して転送されるデータと、を選択する。 - 特許庁

A NAL device 2 is provided with: a data processing section 20 inputting a payload of encoded image data from an encoding device 1; and a data buffer 23 storing therein a payload of non-image data input via a bus 7 under control of a CPU 5.例文帳に追加

ＮＡＬ化装置２は、符号化された画像データのペイロードを符号化装置１から入力可能なデータ処理部２０と、ＣＰＵ５の制御によってバス７を介して入力された非画像データのペイロードを格納可能なデータバッファ２３とを備える。 - 特許庁

To provide a packet communication system, which guarantees the time order of a reception packet transfer completion to a memory and a reception completion interrupt occurrence to a CPU, and immediacy, regardless of the number of connection tiers of a common bus and a depth of a reception FIFO portion.例文帳に追加

共通バスの接続段数や受信ＦＩＦＯ部の深さに無関係に、メモリへの受信パケット転送完了とＣＰＵへの受信完了割り込み発生の時間順序性および即時性を保証するパケット通信システムを提供する。 - 特許庁

In a readout cycle of data from peripheral equipment 300 by a CPU 100, not only an address for specifying the peripheral equipment 300 but also write data to be written in a buffer 303 of the peripheral equipment 300 are transmitted via an address bus 201.例文帳に追加

ＣＰＵ１００による周辺装置３００からのデータの読み出しサイクルにおいて、周辺装置３００を特定するためのアドレスに加えて周辺装置３００のバッファ３０３に書き込む書き込みデータを、アドレスバス２０１を介して送信する。 - 特許庁

The network device includes a network processing part for extracting application data from packet data received via a network; and a CPU connected to the network processing part via a bus and extracts an application header from application data extracted by the network processing section.例文帳に追加

ネットワークを介して受信したパケットデータからアプリケーションデータを抽出するネットワーク処理部と、ネットワーク処理部とバスを介して接続され、ネットワーク処理部が抽出したアプリケーションデータからアプリケーションヘッダを抽出するＣＰＵと、を備える。 - 特許庁

Bus path control parts 112 and 122 transmit instructions whose synchronous operations are required among instructions to be issued from each CPU through buses 115 and 116 and 125 and 126 passing through synchronization control parts 113 and 123 to synchronization control parts 113 and 123.例文帳に追加

バス経路制御部１１２，１２２は、各ＣＰＵから発行される命令のうち同期動作が必要な命令は、同期制御部１１３，１２３を通過するバス１１５，１１６及び１２５，１２６を経由して同期制御部１１３，１２３に送る。 - 特許庁

An image editing apparatus comprises a key input section 15 for inputting a title for image data, and a CPU 11 which expands the input title into image data and outputs, from a universal serial bus (USB) interface 14, the obtained image data of the title and the original image data in association with each other.例文帳に追加

画像データに対するタイトルを入力するキー入力部15と、入力したタイトルを展開して画像データ化し、得たタイトルの画像データを元の画像データと関連付けてＵＳＢインタフェース14により出力させるＣＰＵ11とを備える。 - 特許庁

A synchronous/asynchronous interface circuit (20) of the present invention comprises a finite state machine (22) that controls an access cycle to be performed between a synchronous bus (30) and an asynchronous CPU (10) into an event-driven type, and a detection circuit that detects the start of the access cycle.例文帳に追加

本発明の同期・非同期インターフェース回路（２０）は同期バス（３０）と非同期ＣＰＵ（１０）の間で行われるアクセス・サイクルをイベントドリブン式に制御する有限ステートマシン（２２）と、アクセス・サイクルの開始を検出する検出回路を備える。 - 特許庁

The priority of the bus-use right is set so that the highest priority is assigned to the buffer module 220 that must transfer image data read in real time, and the succeeding priority is passed to the remaining CPU 220 or the network interface 205 in rotation.例文帳に追加

バス権の優先順位はリアルタイムで読み込まれる画像データを転送しなければならないバッファモジュール２２０を最優先に設定してあり、残りのＣＰＵ２０２と、ネットワークインタフェース２０５については、優先順位をローテーションで受け渡す。 - 特許庁

In the ultrasonic suction device 7, according to the control of a CPU 23 executing a program stored in an ROM 22, the stored contents read via the buffer 21 are stored in a memory RAM 25 such as a nonvolatile RAM via a data bus 24.例文帳に追加

超音波吸引装置７では、ＲＯＭ２２に格納されているプログラムを実行するＣＰＵ２３の制御により、バッファ２１を介した読み込んだ記憶内容をデータバス２４を介して不揮発性ＲＡＭ等のメモリ（ＲＡＭ）２５に記憶する。 - 特許庁

To provide an access controller capable of securing the reliability of data when a CPU tries to read the data out of a data output circuit, with which a data bus size is larger than its own side and a data value is changed with the passage of time.例文帳に追加

ＣＰＵが、データバスサイズが自身よりも大きく且つ時間の経過に伴ってデータ値が変化するデータ出力回路からデータを読み出そうとする場合に、そのデータの信頼性を確保することができるアクセス制御装置を提供する。 - 特許庁

When an exception or interrupt event occurs, the CPU core accesses the second storage part via the exclusive bus, and acquires first address information of a processing routine for the exception or the interrupt corresponding to the exception or interrupt event.例文帳に追加

ＣＰＵコアは、例外又は割り込みのイベントが発生された場合、上記専有バスを介して上記第２記憶部にアクセスし、例外又は割り込みのイベントに対応する例外又は割り込みの処理ルーチンの先頭アドレス情報を取得する。 - 特許庁

The data transfer circuits 4-i have center side interface circuits 8-i corresponding to the external general buses 5-i and the internal local bus 3 and buffer memories 9-i for writing of reading data from the host CPU 2 and terminal groups 6-i.例文帳に追加

データ転送回路４−ｉは、外部汎用バス５−ｉ及び内部ローカルバス３に対するセンタ側インターフェース回路８−ｉと、ホストＣＰＵ２及び端末グループ６−ｉからのデータを書込み、または読み出すバッファメモリ９−ｉとを有する。 - 特許庁

Furthermore, the fault detection circuit 15 always checks an output signal of a temperature sensor 16 and outputs an interruption signal to the CPU 1 when the output signal exceeds a prescribed value and outputs data denoting an internal temperature fault to the bus line 17.例文帳に追加

また、異常検出回路１５は、温度センサ１６の出力信号を常時チェックし、その信号が一定値を越えた時、ＣＰＵ１へ割込信号を出力すると共に、バスライン１７へ内部温度異常を示すデータを出力する。 - 特許庁

Concerning the existent CPU, the width of an internal data bus is made greater than the basic unit of an instruction, an instruction register 200 is provided for holding the plural units of read instructions and a means for monitoring the quantity of instructions existent in the instruction register is provided.例文帳に追加

既存のＣＰＵに対して、内部データバス幅を、命令の基本単位よりも大きくし、リードした命令を複数単位保持可能な命令レジスタ（２００）を持ち、命令レジスタに存在する命令量を監視する手段（２０１）を設ける。 - 特許庁

Process data of the local PIO 4a and 4b and the common PIO 4c is stored by a memory means and an address converting unit, which are built in each of the bus converting unit 5 and not shown in a figure, and address of the process data is converted to be read out from the CPU device 2a.例文帳に追加

ローカルＰＩＯ４ａ，４ｂ、及びコモンＰＩＯ４ｃのプロセスデータは、各バス変換ユニット５に内蔵された図示しない記憶手段及びアドレス変換部により記憶され、またアドレスが変換され、ＣＰＵ装置２ａから読み出し可能である。 - 特許庁

When operation abnormality of a CPU 10 is not detected by a failure detection circuit 42, a switching circuit 70 boots a DSP 20 by an initial boot program for DSP 61 by connecting serial ROM 60 and the DSP 20 with a serial local bus.例文帳に追加

切替回路７０は、故障検出回路４２がＣＰＵ１０の動作異常を検出していない場合、シリアルＲＯＭ６０とＤＳＰ２０とをシリアルのローカルバスにより接続してＤＳＰ用初期ブートプログラム６１によりＤＳＰ２０を起動させる。 - 特許庁

The CPU 11 reads transmission level set values of its system and the other system out of the memory 12 according to the state of the master/slave signal 122 when its system is actuated, and transfers the information to a radio transmitter of the other system through the data bus 110.例文帳に追加

ＣＰＵ１１は、自系統の起動時において、マスタスレーブ信号１２２の状態によって、自系統及び他系統の送信レベル設定値をメモリ１２から読取り、データバス１１０を通じて他系統の無線送信機に情報を転送する。 - 特許庁

A memory module 15M comprising a plurality of SDRAM chips connected to an address bus 63 is controlled by a memory controller 40 provided with a CPU instruction analysis section 41, an SDRAM control section 43, a buffer circuit 45, and a switching control circuit 49.例文帳に追加

アドレスバス６３に接続された複数のＳＤＲＡＭチップからなるメモリモジュール１５Ｍは、ＣＰＵ命令解析部４１と、ＳＤＲＡＭ制御部４３と、バッファ回路４５と、切替制御回路４９と、を備えるメモリコントローラ４０によって制御される。 - 特許庁

A bit sequence change bus 28 connects output terminals Q0 to Q7 of a latch counter IC 22 consisting of an 8-bit counter 24 and a latch circuit 26 to data input terminals D0 to D7 of a CPU 40 while changing the sequence.例文帳に追加

８ビットのカウンタ２４とラッチ回路２６とにより構成されるラッチカウンタＩＣ２２の出力端子Ｑ０〜Ｑ７をビット順列変更バス２８によりその順列を変更してＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に接続する。 - 特許庁

The user operates a remote commander to issue a data menu display command signal and a CPU detects the data menu display command signal, via an I/O section and a system bus in the data broadcast receiver, to start data reception operations shown in the following.例文帳に追加

ユーザがリモコンを操作して、データ画面表示コマンド信号を発行し、このデータ画面表示コマンド信号がデータ放送受信機内のＩ／Ｏ部、システムバスを介してＣＰＵによって検出されることにより以下のデータ受信動作を開始する。 - 特許庁

The encryption/decryption processing method employs a configuration, where a NIC(network interface controller) 1 for carrying out data communication with an encrypted digital signal, a CPU 2, M encryption processing processors 31-3m, and N+1 memories 4, 41-4n, which are interconnected by an internal bus 5.例文帳に追加

暗号化されたディジタル信号によってデータ通信を行うＮＩＣ（ネットワーク・インタフェース・コントローラ）１、ＣＰＵ２、Ｍ個の暗号処理プロセッサ３１〜３ｍ、及びＮ＋１個のメモリ４，４１〜４ｎが内部バス５で結合された構成を有する。 - 特許庁

In the plant control system doubling central processing units(CPUs) and buses, an unused bus 32 is used as a bus for confirming or controlling communications to execute the connection or separation of a process I/O device 23 and the update of software in the CPU one side system at a time, so that the number of process I/O devices 23 can be increased or decreased.例文帳に追加

中央演算処理装置（ＣＰＵ）とバスを２重化したプラント制御システムにおいて、運用していないバス３２を通信確認又は調整用として使用し、プロセス入出力装置２３の接続又は切り離し、中央演算処置装置（ＣＰＵ）のソフトウェアの更新を片系ずつ行うことによって、プロセス入出力装置２３を増設又は削除するものである。 - 特許庁