「Cell Line」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

To shorten a screening time, and to sufficiently operate memory cell screening, inter-adjacent word line screening and bit line screening, and peripheral circuit screening.例文帳に追加

スクリーニング時間を大幅に短縮しつつ、メモリセル並びに互いに隣接するワード線間、ビット線間及び周辺回路のスクリーニングを十分に行なえるようにする。 - 特許庁

One sense amplifier bit line (SABL/SABL') is connected to a precharge voltage (VREF) and another amplifier bit line (SABL'/SABL) is connected to the memory cell (4).例文帳に追加

１つのセンスアンプビットライン（ＳＡＢＬ／ＳＡＢＬ’）がプリチャージ電圧（ＶＲＥＦ）と連結され、一方、別のセンスアンプビットライン（ＳＡＢＬ’／ＳＡＢＬ）がメモリセル（４）と連結される。 - 特許庁

Each ferroelectric capacitor constituting the first capacitor group is connected to each bit line configuring the first bit line group respectively through corresponding memory cell transistors.例文帳に追加

第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、第１のビット線群を構成する各ビット線にそれぞれ接続されている。 - 特許庁

In the non-volatile semiconductor memory, a plurality of word lines (10_1, ...) and a plurality of bit lines (20_1, ...) are provided on a semiconductor substrate, and each memory cell, in each intersection wherein each word line intersects each bit line, is arranged.例文帳に追加

半導体基板上に複数本のワード線（１０＿１，…）と複数本のビット線（２０＿１，…）とが配置され、ワード線とビット線との交差部にメモリセルを有している。 - 特許庁

In the LCD driver IC 10, a cell 12a of an SRAM 12, a cell 15a of source logic 15 corresponding to the cell 12a, a cell 20a of a DAC part 20, and a cell 30a of a source amplifier part 30 are arrayed on a straight line in parallel to a direction d2 perpendicular to the length of the LCD driver IC 10.例文帳に追加

ＬＣＤドライバＩＣ１０において、ＳＲＡＭ１２のセル１２ａと、そのセル１２ａに対応したソースロジック１５のセル１５ａ、ＤＡＣ部２０のセル２０ａ及びソースアンプ部３０のセル３０ａをＬＣＤドライバＩＣ１０の長手方向に垂直な方向ｄ２と平行に一直線上に一列に配置する。 - 特許庁

A semiconductor memory includes: a sense amplifier that operates in response to the activation of a sense amplifier enable signal and determines a logic stored in a memory cell depending on a voltage of a bit line which is changed according to a cell current flowing through a real cell transistor; a replica cell transistor connected in series between a first node and a ground line; and a timing generation unit.例文帳に追加

半導体メモリは、センスアンプイネーブル信号の活性化に応答して動作し、リアルセルトランジスタに流れるセル電流により変化するビット線の電圧に応じて、メモリセルに保持されている論理を判定するセンスアンプと、第１ノードと接地線の間に直列に接続されたレプリカセルトランジスタと、タイミング生成部とを有している。 - 特許庁

When information is transmitted from a setting management part 102 of a call processing/line concentrating device of the subscriber access network to a set cell generating part 113 of a line processing interface part 101-1, a system management type operation maintenance cell generated by a set cell generation part 113-1 is sent from a cell transmission part 119-1 to a gateway in the subscriber house.例文帳に追加

加入者系アクセス・ネットワークにおける呼処理／回線集線装置の設定管理部１０２から回線処理インタフェース部１０１−１の設定セル生成部１１３−１へ情報を伝達すると、設定セル生成部１１３−１で生成したシステム管理タイプの運用保守セルをセル送信部１１９−１から加入者宅内ゲートウェイに送信する。 - 特許庁

To provide a magnetoresistance RAM (MRAM) of a simple structure by forming a cell array by forming a cell having a simple structure and a small cell size by storing two or more data, by coupling an MTJ (Magnetic Tunnel Junction) between a word line and a P-N diode and further coupling a plurality of cells in a NAND type between a bit line and a cell plate.例文帳に追加

ワードラインとＰ−Ｎダイオードとの間にＭＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を結合して２つ以上のデータを記憶させ、構造が簡単でセルサイズが小さいセルを具現し、さらに、ビットラインとセルプレートとの間に複数個のセルをＮＡＮＤ型に連結してセルアレイを具現することにより、簡単な構造の磁気抵抗ラム（ＭＲＡＭ）を具現する。 - 特許庁

The cell loss ratio is approximately calculated as a synergetic effect between a cell overflow ratio from a line which is calculated from a parameter related to a cell arrival ratio and line capacity in a step 310 and a cell loss ratio reducing effect by a buffer which is calculated by using a parameter related to burst length and the buffer length of respective priority classes in steps 322, 323.例文帳に追加

セル損失率は，ステップ３１０においてセル到着率に係るパラメータと回線容量から算出された回線からのセル溢れ率，並びにステップ３２２とステップ３２３にてバースト長に係るパラメータと各優先クラスのバッファ長を用いて算出されたバッファによるセル損失率削減効果の相乗効果として近似的に算出される。 - 特許庁

A connection stop processing part, after the another line instructing part 432 performs the instruction of the another line, stops the radio connection between the mobile communication terminal that has transmitted the line switching request and the femto cell base station 400.例文帳に追加

接続停止処理部は、別回線指示部４３２による別回線の指示が実行された後、回線切換要求を発した移動通信端末とこのフェムトセル基地局４００との無線接続を停止させる。 - 特許庁

When reading a memory cell MC2, a read-out voltage Vread is applied to a local bit line LBLd1 selected by a bit line selection transistor TRd1, and 0 v is applied to a first local bit line LBLs0 selected by a first selection transistor TRs0.例文帳に追加

メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。 - 特許庁

In read operation, by a first bit line precharge circuit 120, precharge potential for a nonselective column, connected to the same word line, is made lower than a power supply VDD, so that a current flowing from the bit line into a cell is suppressed.例文帳に追加

読み出し動作時には、第１のビット線プリチャージ回路１２０により、同一ワード線に接続された非選択カラムのプリチャージ電位を電源ＶＤＤより低くして、ビット線からセルに流れ込む電流を抑える。 - 特許庁

A non-volatile semiconductor storage 1000 selects a bit line while a word line is not selected, and self-selectively rewrites only a cell in an over-erased state on the selected bit line.例文帳に追加

不揮発性半導体記憶装置１０００は、ワード線が非選択状態であってビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう。 - 特許庁

The IC driver has a main read line MR which is shared by plural memory cells M11-Mn1 arranged along the line direction and transmits a display data read from a single memory cell sequentially selected in the line direction.例文帳に追加

列方向に沿って配列された複数のメモリセルＭ１１〜Ｍｎ１に共用され、列方向で順次選択される一つのメモリセルから読み出された表示データが伝送されるメイン読み出し線ＭＲを有する。 - 特許庁

In the same way, when data in a DRAM cell 102 is outputted to a bit line BLN, a pre-charge circuit 105 is activated and a bit line BLT and referring potential line 10 of referring potential Vref are made into a conducting state.例文帳に追加

同様に、ＤＲＡＭセル１０２内のデータがビット線ＢＬＮに出力された場合は、プリチャージ回路１０５を活性化してビット線ＢＬＴと参照電位Ｖref の参照電位線１０とを導通する。 - 特許庁

A bit line being adjacent to a bit line to which a selection memory cell is connected is kept in a pre-charge state by pairs of bit lines (B1, /B1-B4, /B4), also, other bit lines are arranged between each pair of bit line.例文帳に追加

ビット線対（Ｂ１，／Ｂ１−Ｂ４，／Ｂ４）により、選択メモリセルが接続するビット線に隣接するビット線をプリチャージ状態に維持し、かつ各ビット線対の間には別のビット線のビット線を配置する。 - 特許庁

Next, a source line is grounded by a source line transistor Q24, the bit line BL2 is connected to the column latches G3, G4, data in accordance with a threshold value of a memory cell are held in the column latches G3, G4, and write-verify operation is performed.例文帳に追加

次に、ソース線トランジスタＱ２４によりソース線を接地し、ビット線ＢＬ２とカラムラッチＧ３、Ｇ４とを接続し、メモリセルのしきい値に応じたデータがカラムラッチＧ３、Ｇ４に保持され、書込ベリファイ動作が実行される。 - 特許庁

To enable to adjust a bit line reference potential when a bit line potential is read out by a bit line sense amplifier adopting an over-drive system in a DRAM and to read cell data correctly even if a cycle of read operation is shortened.例文帳に追加

DRAMにおいて、オーバードライブ方式を採用したビット線センスアンプによりビット線電位を読み出す時のビット線参照電位を調整可能とし、読み出し動作のサイクルを短くしてもセルデータを正しく読み出す。 - 特許庁

In a memory cell of a writing target, a source line is precharged to a predetermined voltage level, and in a state in which a drain line is combined with a grounding node (step SP 1), threshold level verify voltage is supplied to a word line (step SP 2).例文帳に追加

書込対象のメモリセルにおいて、ソース線を所定電圧レベルにプリチャージし、ドレイン線を接地ノードに結合した状態で（ステップＳＰ１）、ワード線に、しきい値ベリファイ電圧を供給する（ステップＳＰ２）。 - 特許庁

Furthermore, the fuel cell system FCS includes a pump 71 arranged in a pipe line 53 so as to generate water flow in a first pipe line including the pipe line 55 and a second pipe line including the pipe line 56, and a flow regulating valve 100 is installed in a second reflux pipe line part 101 recirculating the water flow from the downstream side of the pump 71 to the upstream side.例文帳に追加

更にこの燃料電池システムＦＣＳは、管路５５を含む第１管路及び管路５６を含む第２管路の水流を生じさせるように管路５３に配置されたポンプ７１を備え、ポンプ７１の下流側から上流側へ還流する第２還流管路部１０１に流量調整弁１００が設けられている。 - 特許庁

A shifter circuit 10B saves a defective spare memory cell by controlling a connection relation among a bit line BLN, a spare bit line BLSO and a bit line BLQ according to control signals SB0 to SB3 generated from a low order address FB<1:0> for specifying a bit line BLN1 including a defective spare memory cell SMCB and a spare column enable signal FBE.例文帳に追加

シフタ回路１０Ｂは、不良スペアメモリセルＳＭＣＢを含むビット線ＢＬＮ１を特定する下位アドレスＦＢ＜１：０＞とスペアカラムイネーブル信号ＦＢＥとから生成された制御信号ＳＢ０〜ＳＢ３に応じてビット線ＢＬＮおよびスペアビット線ＢＬＳ０とビット線ＢＬＱとの接続関係を制御することによって、不良スペアメモリセルの救済を行なう。 - 特許庁

When the data stored in the memory cell 212 is detected, the bit line pair connected to the sense amplifier 203 is precharged to a predetermined potential, and then one of the bit lines of the bit line pair is connected to the memory cell 212, and a potential of the other bit line is set to a reference potential by connection of the bit line to the potential generation part 25 to move charges.例文帳に追加

メモリセル２１２に記憶されるデータを検出するとき、センスアンプ２０３に接続されたビット線対は予め定めた電位にプリチャージされた後、ビット線対のいずれか一方のビット線がメモリセル２１２と接続される共に、他方のビット線の電位は、当該ビット線が電位生成部２５に接続されて電荷が移動しリファレンス電位となる。 - 特許庁

In the contact program type mask ROM where the drain contact of a part of cell transistors in a memory cell array is connected to a bit line 1 through a repeating pattern 3 and a via plug 2, adjacent via plugs are connected to a bit-line direction wiring layer 3a in common when a plurality of via plus connected to the same bit line are continuously adjacent in the bit line direction.例文帳に追加

メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 - 特許庁

On the fuel cell power generator, a control device 38 issuing an order to flow volume control devices 34, 35, 36, 37 arranged to a natural gas supply line 5, a vapor line 7, an air supply line 30 for catalyst combustion, and an inert gas supply line 32 supplying inert gas to a pressure container 31 housing a fuel cell 1 respectively, is provided.例文帳に追加

燃料電池発電装置における天然ガス供給ライン５、水蒸気ライン７、触媒燃焼用空気供給ライン３０、燃料電池Ｉを収納した圧力容器３１への不活性ガス３３供給用のライン３２にそれぞれ設けた流量調節器３４，３５，３６，３７へ指令を与える制御装置３８を備える。 - 特許庁

Therefore, as a current for driving the plate line 35 is made to flow only when the voltage of the bit line bar 28 is different from the voltage of the plate line 35, a driving current can be reduced as compared with a conventional method tn which the cell plate line 35 is driven for each access.例文帳に追加

したがって、ビット線バー２８の電圧がプレート線３５の電圧と異なる場合にのみプレート線３５を駆動するための電流が流れるので、アクセス毎にセルプレート線３５を駆動する従来の方法に比べて、駆動電流を少なくすることができる。 - 特許庁

When the state, in which a defective normal word line NWL0 in a memory cell array, is replaced by a spare word line SWL0, a word line precharge signal ZHPCG0 outputted from a word line precharge signal generating circuit is activated to an 'L' level during a precharge period.例文帳に追加

メモリセルアレイ内の不良ノーマルワード線ＮＷＬ０がスペアワード線ＳＷＬ０と置換されている状態の場合、プリチャージ期間中はワード線プリチャージ信号発生回路から出力されるワード線プリチャージ信号ＺＨＰＣＧ０がＬレベルに活性化される。 - 特許庁

The dummy cell is constituted of a series of a first switching transistor (15) made conductive in response to a dummy word line (DWL) and a second switching transistor (17) for connecting an adjacent source line to a corresponding bit line in response to the potential of the source line (SL) of a corresponding row.例文帳に追加

ダミーセルは、ダミーワード線（ＤＷＬ）に応答して導通する第１のスイッチングトランジスタ（１５）と、対応の列のソース線（ＳＬ）の電位に応答して隣接ソース線を対応のビット線に結合する第２のスイッチングトランジスタ（１７）の直列体で構成する。 - 特許庁

The designing method of the semiconductor device comprises a first step (A) of arranging a power supply line 1 and a ground line 2 in the direction of an X axis and a second step (B) of arranging a capacitor cell 10 containing bypass capacitors connected between the power source line 1 and the ground line 2.例文帳に追加

本発明に係る半導体装置の設計方法は、（Ａ）電源線１とグランド線２をＸ方向に沿って配置するステップと、（Ｂ）電源線１とグランド線２との間に接続されるバイパスコンデンサを含む容量セル１０を配置するステップとを有する。 - 特許庁

The electric fuse circuit includes a first nonvolatile memory cell connected to a first bit line, a second nonvolatile memory cell connected to a second bit line, a latch connected to the first bit line and the second bit line, and a bias current circuit supplying a bias current varied in response to a bias control signal during test operation to one of the first bit line and the second bit line through the latch.例文帳に追加

ここに提供される電気的なヒューズ回路は、第１ビットラインに接続された第１不揮発性メモリセルと、第２ビットラインに接続された第２不揮発性メモリセルと、前記第１ビットラインと前記第２ビットラインに接続されたラッチと、テスト動作の間のバイアス制御信号に応答して可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給するバイアス電流部とを含む。 - 特許庁

To provide a fuel cell cogeneration system of a lower cost by reducing an installation expense of a pipe line.例文帳に追加

配管系の設置費用をより低減することにより、一層低コストの燃料電池コジェネレーションシステムを提供すること。 - 特許庁

Data supplied to a bit line from the outside at the time of write-in operation is amplified by the sense amplifier, and written in the memory cell.例文帳に追加

書き込み動作時に、外部からビット線に供給されたデータは、センスアンプで増幅され、メモリセルに書き込まれる。 - 特許庁

To realize cell animation type real-time three-dimensional CG(computer graphics) animation by displaying a contour line at a high speed.例文帳に追加

高速な輪郭線の表示を可能として、セルアニメーション調のリアルタイム３次元ＣＧアニメーションを実現可能にする。 - 特許庁

The assembled fuel cell stack 1 is transported to a power generation inspection station on the production line 101 together with the jig 110.例文帳に追加

組み立てた燃料電池スタック１を治具１１０ごと、製造ライン１０１上の発電検査ステーションに運搬する。 - 特許庁

Data to be written into a cell is input via a data bus DB1 and a data bar bus DBB1, so as to be transmitted to a main bit line.例文帳に追加

セルに書込むデータがデータバスＤＢ１とデータバーバスＤＢＢ１を介して入力され、メインビットラインへ伝達される。 - 特許庁

To achieve a desired discharge performance regarding a bit line regardless of a cell size in a nonvolatile semiconductor memory.例文帳に追加

不揮発性半導体メモリにおいて、セルサイズに関係なく、ビット線に関して所望のディスチャージ能力を実現すること。 - 特許庁

To provide a nonvolatile semiconductor storage device including a plate line connected in common to chains that shares a sense amplifier, while preventing erroneous write in an unselected cell.例文帳に追加

非選択セルへの誤書き込みを抑制しつつ、センスアンプを共有するチェインのプレート線を共有化する。 - 特許庁

Then the control-system signal line is again connected to the clock-gated cell inserted into the clock signal supplying route (S14).例文帳に追加

そして、クロック信号供給経路に挿入されたクロックゲーテッドセルに制御系信号線が再度接続される（Ｓ１４）。 - 特許庁

On an off-gas exhaust line L3, a solenoid valve 18 (shutoff pressure P_e0) is provided downstream of the fuel cell stack 7.例文帳に追加

また、オフガス排出経路Ｌ３における燃料電池スタック７の下流に電磁弁１８（締切圧Ｐ_ｅ０）を備える。 - 特許庁

Data read to a bit line from a memory cell at the time of reading operation is amplified by a sense amplifier, and outputted to the outside.例文帳に追加

読み出し動作時に、メモリセルからビット線に読み出されたデータは、センスアンプで増幅され、外部に出力される。 - 特許庁

A memory cell region is constituted of blocks Block 0-3, a row decoder 23 selects a word line in each block.例文帳に追加

メモリセル領域は、複数のブロックＢｌｏｃｋ０〜３で構成され、ロウデコーダ２３は各ブロック内のワード線を選択する。 - 特許庁

A bit line 25 is connected to the diffusion layer of the cell transistor 22 and extended up to the surface of the ferroelectric memory device.例文帳に追加

ビット線２５はセルトランジスタ２２の拡散層に接続され、強誘電体記憶素子の表面まで通っている。 - 特許庁

When the signal transition periods of adjacent lines overlap, the improving cell is inserted into a line having a longer transition period.例文帳に追加

隣接する配線の信号遷移期間が重なる場合、改善用セルを遷移期間の長い方の配線に挿入する。 - 特許庁

One of the source and the drain of the dummy cell transistor is connected to the bit line while the other is connected to the current node.例文帳に追加

ダミーセルトランジスタのソース及びドレインの一方はビット線に接続され、その他方は電流ノードに接続されている。 - 特許庁

After that, the word WL0 is not activated and the word line WL1 is activated, data 0 of the memory cell 1-1 is read out.例文帳に追加

その後、ワード線ＷＬ０を立ち下げ、ワード線ＷＬ１を立ち上げてメモリセル１−１のデータ０を読み出す。 - 特許庁

In the semiconductor device, a memory cell and a data line are controlled with a reset signal so that data can be reliably outputted.例文帳に追加

半導体装置は、リセット信号によりメモリセルとデータ線を制御することで、確実なデータ出力が可能となる。 - 特許庁