「Cell Line」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

To obtain a minute capacity measuring apparatus which can measure capacity of a bit line, a word line, or the like specifying an address of a memory cell array of a DRAM or the like.例文帳に追加

ＤＲＡＭ等のメモリセルアレイのアドレスを指定したビット線、ワード線等の容量を測定することができる微小容量測定装置を得る。 - 特許庁

An internal cell conversion section 31 of an ATM exchange 100 converts a cell received from a transmission line into an internal cell to which priority control information set in advance in the exchange is added.例文帳に追加

ＡＴＭ交換機１００において、内部セル変換部３１は、伝送路から入力するセルを予め交換機内部に設定されている優先制御情報を付加した内部セルに変換する。 - 特許庁

An ATM terminating device 2 whose power supply is disconnected transmits a power supply cutoff cell to a communication line 5, makes the cutoff cell pass through the intervening telecommunications provider 3 and transfers the cutoff cell up to the in-house station device 4.例文帳に追加

電源が遮断されたＡＴＭ終端装置２は、通信回線５に対して電源断セルを送出し、介在する電気通信事業者３を透過させ、自社局内装置４まで転送させる。 - 特許庁

The connection cable includes double-line cables 28 and 29 which are provided between a first solar cell module and a second solar cell module which is electrically connected in series with the first solar cell module.例文帳に追加

接続ケーブルは、第１の太陽電池モジュールと第１の太陽電池モジュールと電気的に直列に接続された第２の太陽電池モジュールとの間に架け渡された複線ケーブル２８，２９を含んでいる。 - 特許庁

When an ATM switch device 1 is normal, the transmitted idle cell reaches the port interface 4, which updates the count of the cell transmission counter 41 and transmits the idle cell to a line 42.例文帳に追加

ＡＴＭスイッチデバイス１が正常であれば、送信されたアイドルセルはポートインターフェース４に到達し、ポートインターフェース４はセル送信カウンタ４１の値を更新し、回線４２に向けてアイドルセルを送信する。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁

A semiconductor memory device includes: a memory cell array containing an electrically rewritable memory cell; a bit line connected with one end of the memory cell and to be charged in accordance with a predetermined operation; and a voltage generation circuit for controlling the charging operation of the bit line.例文帳に追加

一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。 - 特許庁

A second switch is brought into conduction during the read period to a bit line provided on a side opposite to a first non-selected multilevel memory cell and connected to a second non-selected multilevel memory cell adjacent to the first non-selected multilevel memory cell sharing the bit line to which the drain is connected.例文帳に追加

ドレインが接続されるビット線を共有する第１の非選択多値メモリセルに隣接する第２の非選択多値メモリセルに接続される第１の非選択多値メモリセルと反対側のビット線に対しては、第２スイッチが読み出し期間中導通する。 - 特許庁

The non-volatile semiconductor storage is provided with a cell bias circuit 1 (constant voltage output section), a memory cell array 3, a column switch group 4, a non-selection source line equalizing transistor group 5, a detecting circuit 6, a sub-memory cell array selecting circuit 7, a word line selecting circuit 8, and a column address decoder 9.例文帳に追加

不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。 - 特許庁

Next, by applying a dummy read voltage lower than a predetermined read voltage to each selected memory cell and conducting each unselected memory cell, a charge of a bit line connected to a selected memory cell having a threshold voltage sufficiently lower than the read voltage is discharged through the selected memory cell and a common source line.例文帳に追加

次に、所定の読み出し電圧より低いダミー読み出し電圧を各選択メモリセルに印加しかつ各非選択メモリセルを導通させることにより、読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及び共通ソース線を介して放電する。 - 特許庁

The fuel cell system 1 is equipped with a circulation line 10 circulating and supplying hydrogen offgas exhausted from a fuel cell 2 to the fuel cell 2; an exhaust and drain valve 48 exhausting fluid flowing through the circulation line 10 to the outside; and a coolant passage 51 through which a coolant is circulated and supplied to the fuel cell 2.例文帳に追加

燃料電池システム１は、燃料電池２から排出される水素オフガスを燃料電池２に循環供給する循環系１０と、循環系１０を流れる流体を外部に排出する排気排水弁４８と、燃料電池２に循環供給される冷媒が流れる冷媒流路５１と、を備える。 - 特許庁

A semiconductor memory device includes a memory cell array MA including memory cells MC arranged at respective crossing parts between a bit line BL and a word line WL, and a dummy word line DummyWL which is formed at wiring layer same as the word line WL and formed to cross the bit line BL in an upper part of a bit line driver 25.例文帳に追加

半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの各交差部に配置されたメモリセルＭＣを含むメモリセルアレイＭＡと、ワード線ＷＬと同一の配線層に形成され、ビット線ドライバ２５の上部の領域でビット線ＢＬと交差するように形成されたダミーワード線ＤｕｍｍｙＷＬとを備える。 - 特許庁

The data storage device having a memory cell connected between a plate line and a bit line is provided with a control circuit for setting the bit line to a first potential, and returning the potential of the bit line to the first potential during a period when the potential of the bit line is increased during the period when the potential of the plate line changes from a first potential to a second potential.例文帳に追加

プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、ビット線を第１電位に設定し、プレート線の電位が第１電位から第２電位へ遷移する期間にビット線の電位が上昇すると、期間においてビット線の電位を第1電位に戻す制御回路を有する。 - 特許庁

This device is provided with a capacitor SC, connected between a sub-power source line SVL and a sub-ground line SGL, a capacitor VDC connected between a main power source line MVL and the sub-ground line SGL, and a capacity cell 102 between power sources which include a capacitor VDC connected between the sub-power source line SVL and a main ground line MGL.例文帳に追加

サブ電源線ＳＶＬとサブ接地線ＳＧＬとの間に接続されるキャパシタＳＣと、メイン電源線ＭＶＬとサブ接地線ＳＧＬとの間に接続されるキャパシタＶＤＣと、サブ電源線ＳＶＬとメイン接地線ＭＧＬとの間に接続されるキャパシタＶＤＣとを含む電源間容量セル１０２を設ける。 - 特許庁

Similarly, second and third switches are provided for switching between connection and nonconnection of the first bit line pair to a third bit line pair connected to a memory cell column belonging to a block 7c and a fourth bit line pair connected to a memory cell column belonging to a block 7d.例文帳に追加

同様に、第１のビット線対を、ブロック７ｃに属するメモリセル列に接続された第３のビット線対、及びブロック７ｄに属するメモリセル列に接続された第４のビット線対に夫々接続するか否かを切り換える第２及び第３のスイッチを設ける。 - 特許庁

To reduce a size of a whole memory by applying a plurality of sub-cell arrays to a cross point cell in hierarchical bit line structure provided with a main bit line and a sub-bit line, with respect to a nonvolatile memory apparatus utilizing serial diode cells.例文帳に追加

本発明は直列ダイオードセルを利用した不揮発性メモリ装置に関し、メインビットラインとサブビットラインを備える階層的ビットライン構造において複数個のサブセルアレイをクロスポイントセルに具現することにより、全体的なメモリのサイズを縮小することができるようにする。 - 特許庁

A flash memory precharges each bit-line GBL corresponding to a memory cell MC of a writing target, discharges each bit-line GBL corresponding to a memory cell MC of a writing non-target, verifies the bit-line GBL to detect a memory cell MC of a low threshold voltage (S7) and additionally performs writing to the detected memory cell MC (S8, S9).例文帳に追加

このフラッシュメモリでは、初期書込の終了後に（Ｓ１〜Ｓ６）、書込対象のメモリセルＭＣに対応する各ビット線ＧＢＬをプリチャージするとともに書込非対象のメモリセルＭＣに対応する各ビット線ＧＢＬをディスチャージしてベリファイを行なって低しきい値電圧のメモリセルＭＣを検出し（Ｓ７）、検出したメモリセルＭＣに追加書込を行なう（Ｓ８，Ｓ９）。 - 特許庁

The voltage of a reference bit line RBL1 is changed through an NMOS transistor connected between the reference bit line RBL1 and a reference virtual ground line RVGL2 in a second reference memory cell 30-2 and the voltage of a dummy bit line DBL is changed through a transistor in a second dummy memory cell 30-3.例文帳に追加

第２基準メモリーセル３０−２の基準ビットラインＲＢＬ１と基準仮想接地ラインＲＶＧＬ２との間に連結されているＮＭＯＳトランジスタを通じて基準ビットラインＲＢＬ１の電圧を変化させ、第２ダミーメモリーセル３０−３のトランジスターを通じてダミービットラインＤＢＬの電圧を変化させる。 - 特許庁

A primitive cell includes an inner circuit 10, a power supply line 12 for applying power supply voltage to the inner circuit 10, and a grounding line 11 for applying grounding voltage to the inner circuit, and the power supply line 12 and the grounding line 11 are eccentrically located on one of the outer circumferential sides of the cell.例文帳に追加

本発明にかかるプリミティブセルは、内部回路１０と、内部回路１０に電源電圧を印加する電源配線１２と、内部回路に接地電圧を印加する接地配線１１と、を有し、電源配線１２と接地配線１１とがセルの外周辺のうちの一辺に偏在して配置される。 - 特許庁

By making a main word line driver 91 output such a control signal as activates one of local word line drivers for driving each cell array part and inactivates the other, a driving signal for driving a word line of each cell array is outputted from a local X decoder part 101 in common to both local word line drivers 101, 95, 97.例文帳に追加

それぞれのセルアレイ部を駆動するローカルワードラインドライバのいずれか一方を活性化させ、他方を不活性化する制御信号をメインワードラインドライバから出力させるようにして、ローカルＸデコーダ部からそれぞれのセルアレイのワードラインを駆動する駆動信号を双方のローカルワードラインドライバに共通に出力させる。 - 特許庁

Each bit line pre-charge circuit PREQ of plural normal columns in a selected section from among a memory cell array is commonly controlled by a bit line pre-charge signal PQn, each bit line pre-charge circuit of plural redundant columns RDA-RDC added to the memory cell array being individually controlled by second bit line pre-charge signals PQRDA-PQRDC.例文帳に追加

メモリセルアレイのうちの選択されたセクションにおける複数のノーマルカラムの各ビット線プリチャージ回路PREQを第１のビット線プリチャージ信号PQn で共通に制御し、メモリセルアレイに付加された複数の冗長カラムRDA〜RDC の各ビット線プリチャージ回路を第２のビット線プリチャージ信号PQRDA〜PQRDC で別々に制御する。 - 特許庁

A bit line can be equalized by connecting a storage node of a dummy memory cell DACE connected to a bit line BL0 and a storage node of a dummy memory cell DMC2 connected to a bit line/BL0 by a wiring L1 and activating an equalizing signal BLEQ_-L given to the dummy word line.例文帳に追加

ビット線ＢＬ０に接続されているダミーメモリセルＤＭＣ１のストレージノードとビット線／ＢＬ０に接続されているダミーメモリセルＤＭＣ２のストレージノードとを配線Ｌ１で接続することによりダミーワード線に与えたイコライズ信号ＢＬＥＱ＿Ｌを活性化させるとビット線のイコライズを行なうことができる。 - 特許庁

A column decoder 20 simultaneously selects a bit line BLtj to which a memory cell Mtj in which the positive data is written is connected and a bit line BLrj to which a memory cell MTj in which the reverse data is written is connected.例文帳に追加

カラムデコーダ２０は、正データが書き込まれたメモリセルＭｔｊが接続されたビット線ＢＬｔｊとその反転データが書き込まれたメモリセルＭｔｊが接続されたビット線ＢＬｒｊとを同時に選択する。 - 特許庁

Both wirings are shunted for each cell block B1 to BK when the power source is applied by providing the NMOS transistors M1 to Mk short-circuiting the VPR line and the VCP line for each cell block B1 to BK.例文帳に追加

各セルブロックＢ１乃至Ｂｋ毎にＶＰＲ線とＶＣＰ線とを短絡するＮＭＯＳトランジスタＭ１乃至Ｍｋを備えることにより、電源投入時に、両配線が各セルブロックＢ１乃至Ｂｋ毎にシャントされる。 - 特許庁

In accordance with various embodiments, a multi-level cell (MLC) magnetic memory cell stack has first and second magnetic memory elements connected to a first control line and a switching element connected to a second control line.例文帳に追加

さまざまな実施の形態に従うと、マルチレベルセル（ＭＬＣ）磁気メモリセルスタックは、第１の制御線に接続された第１および第２の磁気メモリ素子と、第２の制御線に接続されたスイッチング素子とを有する。 - 特許庁

After logic cells whose in-cell power supply trunk line is arranged in a first interconnection layer are arranged (S102), interstitial cells whose in-cell power supply line is arranged in a second interconnection layer are arranged (S103) at a position where the logic cells are not arranged.例文帳に追加

セル内電源幹線が第１配線層の論理セルが配置された（Ｓ１０２）後、上記論理セルが配置されていない箇所に、セル内電源幹線が第２配線層の隙間セルが配置される（Ｓ１０３）。 - 特許庁

A first voltage is applied to the first word line, and a second voltage different from the first voltage and corrected based on a difference in width between the first memory cell and the second memory cell is applied to the second word line.例文帳に追加

前記第１ワード線に第１電圧が印加され、前記第２ワード線に前記第１メモリセルの幅と前記第２メモリセルの幅との差に基づき補正された前記第１電圧と異なる第２電圧が印加される。 - 特許庁

A line of a memory cell array 4 to which a first access is performed through a port A is specified by a first row address; and a line of the memory cell array 4 to which a second access is performed through a port B is specified by using a second row address.例文帳に追加

第１のロウアドレスによってポートＡを通じて第１のアクセスをするメモリセルアレイ４の行が指定され、第２のロウアドレスによってポートＢを通じて第２のアクセスをするメモリセルアレイ４の行が指定される。 - 特許庁

To suppress deterioration of an access speed to a memory cell in a normal access mode in adding a forced access mode for a redundant cell test to a data line shift circuit in a semiconductor memory having a data line shift redundant circuit system.例文帳に追加

データ線シフト冗長回路方式を有する半導体メモリにおいて、データ線シフト回路に冗長セルテスト用の強制アクセスモードを付加する際、通常アクセスモード時のメモリセルへのアクセス速度の劣化を抑制する。 - 特許庁

A control circuit executes writing of the same data simultaneously for a first memory cell connected to a first bit line of the first block and a second memory cell connected to the first bit line of the second block.例文帳に追加

制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。 - 特許庁

A memory cell array 1 is configured so that a plurality of memory cells MC which are connected to a word line and a bit line, store one value out of n values (n is a natural number of 2 or more) in one memory cell, and are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、１つのメモリセルに、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルＭＣがマトリックス状に配置されて構成されている。 - 特許庁

To provide a method for activating a normally transcriptionally inactive gene in the genome of a cell line or microorganism in order to enable the gene product of the gene to express in the cell line or microorganism.例文帳に追加

通常転写的に不活性な遺伝子を、その遺伝子の遺伝子生成物の細胞系又は微生物内での発現を可能にするためにその細胞系又は微生物のゲノム内で活性化するための方法の提供。 - 特許庁

As the discharge of the drain line DL is started prior to the discharge of the source line, the potential difference between the drain and the source of the memory cell 11 at the time of reset operation does not become large, and a current does not flow in this memory cell 11.例文帳に追加

ドレイン線ＤＬの放電がソース線よりも先に開始されるので、リセット動作時におけるメモリセル１１のドレイン−ソース間の電位差は大きくならず、このメモリセル１１に電流は流れない。 - 特許庁

Two flow-out ports P1 and P2 of an electrolytic cell 12 are provided at the top of the electrolytic cell 12, and a drain pipe line 24 and an intake pipe line 25 are connected to the both flow-out ports P1 and P2.例文帳に追加

電解槽１２の２つの流出口Ｐ１，Ｐ２をそれぞれ当該電解槽１２の最上部に設け、両流出口Ｐ１，Ｐ２にはそれぞれ排水管路２４及び取水管路２５を接続した。 - 特許庁

To provide an optical subscriber line terminal station equipment controlling Cell Delay Variation(CDV) generated by applying Dynamic Bandwidth Allocation(DBA), an ATM based Passive Optical Network(APON) system and a cell delay fluctuation control method in the Optical Line Terminal(OLT) of the APON system.例文帳に追加

ＡＰＯＮシステムのＯＬＴにおいて、ＤＢＡを適用することにより発生するＣＤＶを抑制する光加入者線端局装置及びＡＰＯＮシステム及びセル遅延ゆらぎ抑制方法を提供する。 - 特許庁

In the case of normal reading/writing, either one of the cell arrays S0, S1 is selected by address data for specifying a word line, one block of the selected cell array is selected and one word line in the block is further selected.例文帳に追加

通常の読出／書込時においては、ワード線を指定するアドレスデータによってセルアレイの一方が選択されると共に、選択されたセルアレイの１ブロックが選択され、さらにそのブロック内の１ワード線が選択される。 - 特許庁

Also, a second memory cell block 10b connected to the other side input terminal of the sense amplifier SA0 through main bit complementary line MBL1 has a dummy cell DMb0 connected to the dummy word line TDWL0.例文帳に追加

また、センスアンプＳＡ０の他方の入力端子と主ビット相補線ＭＢＬ１を介して接続される第２のメモリセルブロック１０ｂも、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭｂ０を有している。 - 特許庁

A memory cell in the memory cell array is provided with a floating gate type cell transistor CT for storing charges in a floating gate to store data, and a selection gate transistor having a drain connected to the source of the cell transistor and a source connected to a source line SL.例文帳に追加

上記メモリセルアレイ中のメモリセルは、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタＣＴと、ドレインが上記セルトランジスタのソースに接続され、ソースがソース線ＳＬに接続された選択ゲートトランジスタとを有する。 - 特許庁

In a memory cell 100, a reading circuit 30 having a reading bit line RBIT set as an output wiring line includes a switch transistor 31, a reset transistor 32, and an output wiring line driving transistor 33.例文帳に追加

メモリセル１００にて、読み出しビット線ＲＢＩＴを出力配線とする読み出し回路３０を、スイッチ用トランジスタ３１と、リセット用トランジスタ３２と、出力配線駆動用トランジスタ３３とで構成する。 - 特許庁

At the time of read-out of data, only in a selected memory cell column, a corresponding source line SL is coupled to a data bus line DB, while a corresponding source line is driven to ground voltage VSS.例文帳に追加

データ読出時においては、選択されたメモリセル列のみにおいて、対応するビット線ＢＬがデータバスＤＢと結合されるとともに、対応するソース線ＳＬが接地電圧ＶＳＳに駆動される。 - 特許庁

In the case where "1" data are being stored in a memory cell MC, a bit line BL is driven to "H" level (control line driving potential VBL) and a bit line/BL is driven to "L" level (reference potential) when a sensing operation is completed.例文帳に追加

メモリセルＭＣに「１」データが記憶されている場合には、センス動作が完了すると、ビット線ＢＬは「Ｈ」レベル（制御線駆動電位ＶＢＬ）、ビット線／ＢＬは「Ｌ」レベル（基準電位）に駆動される。 - 特許庁

A special test cell is assigned to the off-line exchange structure, and a loop is formed passing through part of an exchange switching core of the off-line exchange structure and returns to the original position from the off-line exchange structure.例文帳に追加

特殊な試験セルが、オフライン・交換機構造に割り当てられ、オフライン・交換機構造の交換機ング・コアの一部を通ってループ状になっていて、オフライン・交換機構造から元のところに戻っている。 - 特許庁

The storage values of plural line memories in an input serial access memory(SAM) part 22 consisting of a memory cell group to be functioned as plural line memories for storing pixel data constituting an image in each line are shifted by the prescribed number of pixels, transferred to the line memory of a succeeding stage (lower stage) and stared in the line memory.例文帳に追加

画像を構成する画素データを、１ライン単位で記憶する複数段のラインメモリとして機能するメモリセル群からなる入力ＳＡＭ部２２の、その複数段のラインメモリそれぞれの記憶値が、所定の画素数分だけシフトされ、次の段（下の段）のラインメモリに転送されて記憶される。 - 特許庁

The nonvolatile semiconductor memory device has a first switch to select a source line connected to the source terminal of a memory cell to supply rewriting voltages, a voltage detector line to detect a rewriting voltage supplied to the source line, and a second switch to connect the source line selected by the first switch to the voltage detector line.例文帳に追加

メモリセルのソース端子が接続されるソース線を選択して書換え電圧を供給する第１スイッチと、ソース線に供給される書換え電圧を検出する電圧検出線と、第１スイッチにより選択されるソース線を電圧検出線に接続する第２スイッチと、を備えている。 - 特許庁

The sub-decode signal line functions as a conductive line for shielding static electricity for the ground line, a potential of the ground line is raised by capacity coupling with the other signal lines, electric charges are flowed out from a memory cell of the non-selection sub-word line, and deterioration of the refresh property is prevented.例文帳に追加

サブデコード信号線が、接地線に対する静電遮蔽用の導電線として機能し、接地線の電位が他の信号線との間の容量結合により上昇して、非選択サブサード線のメモリセルから電荷が流出してリフレッシュ特性が劣化するのを防止する。 - 特許庁