「Cell Line」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

The cell of the size in which the ink is not transferred and which is smaller than the minimum cell of a highlight part is arranged at least one in the area of one pitch of a screen line.例文帳に追加

非画線部に、ハイライト部の最少セルよりも小さくてインキの転移が行なわれない大きさのセルをスクリン線の１ピッチのエリア内に少なくとも１つ存在するように配列している。 - 特許庁

A plurality of BLC generating circuits 4 are provided correspondingly to respective control areas CA of the memory cell array 1, each of BLC generating circuits inputs the potential of a cell source line CELSRC in a corresponding control area, then individually generates and outputs the bit line control signal BLC in each control area in accordance with input voltage of the cell source line CELSRC in each control area.例文帳に追加

ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。 - 特許庁

In the present case, in the Description of the invention, there is only a description that the mesenchymal stem cell line H-01 was established from a mutant cell line that was obtained fortuitously in the process of subculturing the mesenchymal stem cells obtained from mouse bone marrow, and there is no description about a method for obtaining the mesenchymal stem cell line H-01 reproducibly. 例文帳に追加

本事例においては、発明の詳細な説明に、間葉系幹細胞H01株はマウス骨髄から取得した間葉系幹細胞を継代培養している過程で偶発的に得られた突然変異細胞株から樹立されたものであることが記載されているのみであり、間葉系幹細胞H01株を再現性をもって取得する方法について記載されていない。 - 特許庁

The memory plane 110 to which at least one memory cell is connected, includes: the plurality of bit lines BL extending along the bit line direction B; a plurality of memory cell areas 111 to 114 prepared with at least one bit line BL; and a plurality of sub-latch circuits SUBLAT prepared for each multiple memory cell areas 111 to 114.例文帳に追加

メモリプレーン１１０は、少なくとも１つのメモリセルが接続されており、ビット線方向Ｂに沿って延びる複数のビット線ＢＬと、少なくとも１つのビット線ＢＬが設けられた複数のメモリセルエリア１１１〜１１４と、複数のメモリセルエリア１１１〜１１４毎に設けられた複数のサブラッチ回路ＳＵＢＬＡＴとを備える。 - 特許庁

In each memory cell unit, a memory cell array consisting of a series connection in the array direction of a predetermined number of memory cell transistors MC capable of electrical writing and erasure of data has one end connected with a bit line BL through a first select gate transistor and the other end connected with a source line SL through a second select gate transistor SGS.例文帳に追加

各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。 - 特許庁

An inversion determining part is connected to the SRAM memory cell through the first and second transfer transistors, and determines whether data written in the SRAM memory cell are inverted when a word line selection potential is applied to a word line with the data written in the SRAM memory cell.例文帳に追加

反転判定部は、前記第１、第２のトランスファトランジスタを介して前記ＳＲＡＭメモリセルに接続され、前記ＳＲＡＭメモリセルにデータが書き込まれた状態で、前記ワード線にワード線選択電位が印加された場合に、前記ＳＲＡＭメモリセルに書き込まれたデータが反転するか否かを判定する。 - 特許庁

To resolve the problem of memory cell region size increase and large increase of memory cell array region, in the case that the size of the memory cell region increases in the row direction, caused by the influence of the connection hole for connecting a first layer bit line and a second layer bit line in a semiconductor memory device constituted by the bit lines of two layers.例文帳に追加

２層のビット線で構成される半導体記憶装置において、第１層のビット線と第２層のビット線を接続する接続孔の影響により、メモリセル領域の行方向のサイズ大きくなる場合に、メモリセル領域のサイズが拡大し、さらにはメモリセルアレイ面積が大幅に拡大する。 - 特許庁

A method for production of endonuclease includes the steps of: culturing human B-lymphoblastic IM9 cell line or TPA-treated myelogenous U937 cell line on an appropriate medium to produce the endonuclease; and isolating the obtained endonuclease from the cell lysate or culture medium.例文帳に追加

当該エンドヌクレアーゼを製造するための方法であって、ヒトＢ−リンパ芽球ＩＭ９細胞系またはＴＰＡで処理された骨髄性Ｕ937細胞系を適切な培地にて培養して当該エンドヌクレアーゼを生産する工程、および細胞溶解物または培養培地から当該エンドヌクレアーゼを単離する工程を含む方法。 - 特許庁

The memory cell array 4 stores and holds data in a plurality of magnetoresistive elements connected to a word line WLy (y=0, 1, ..., 2n, 2n+1, ...), and a bit line BLix, and a source line SLix (i=0, 1, ..., m, ..., M; x=0, 1).例文帳に追加

メモリセルアレイ４は、それぞれワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）、ビット線ＢＬｉｘ及びソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続された複数の磁気抵抗素子に対してデータを記憶保持する。 - 特許庁

A line 48 for circulating hot water 49 through is provided inside a generating unit 25 including the fuel cell 17 and a pure water circulation line 26, and a part of the line 48 is made to pass through a hot-water tank 43 and a radiator 44 outside the unit 25.例文帳に追加

上記燃料電池１７、純水循環ライン２６を含む発電ユニット２５内に、温水４９を循環させるライン４８を設け、該ライン４８の一部をユニット２５の外部の貯湯槽４３、ラジエータ４４に通すようにする。 - 特許庁

When programming data to the 1st memory component, program data is given to the 1st memory component through the even number bit line BLe, and a potential suppressing a program is given to the 2nd memory component through the cell source line CELSRC in a state suspending the odd-number bit line BLo.例文帳に追加

データを第１メモリ素子にプログラムする時、奇数ビット線BLoを浮遊とした状態で、プログラムデータを、偶数ビット線BLeを介して第１メモリ素子に与え、プログラムを抑制する電位を、セルソース線CELSRCを介して第２メモリ素子に与える。 - 特許庁

During reading data from any one phase change memory cell chosen among the phase change memory cells in the columns, the first and second bit line selection circuits electrically connect the first and second edges of the local bit line with a global word line.例文帳に追加

カラムの相変化メモリセルのうち選択された何れか一つの相変化メモリセルからデータを読み出す間に、第１及び第２ビットライン選択回路は、ローカルビットラインの第１及び第２端をグローバルワードラインに電気的に連結する。 - 特許庁

Half-tone screening of image data is executed by a hexagonal cell, and dots q1-q4 existing in regions, except character/line plotted regions 1 and adjoining to the character/line plotted regions 1, are moved into the character/line plotted regions 1.例文帳に追加

六角形セルで画像データをハーフトーンスクリーニングすると共に、文字・線描画領域ｌ以外の領域にあって、かつ、文字・線描画領域ｌと隣接するドットｑ1〜ｑ4を文字・線描画領域内ｌに移動させる。 - 特許庁

In a railroad section where the aerial line 11 lies, the switching of the switching unit 21 makes it travel with power supplied from the aerial line 11 and in a railroad section where the aerial line 11 does not lie, it can travel with power generated by the fuel cell.例文帳に追加

架線１１のある線路区間では，切替装置２１の切替により，架線１１から供給された電力で走行し，架線１１の無い線路区間では，燃料電池で発生させた電力で走行することができる。 - 特許庁

In reading the memory cell 03, a bit line BL23 connected to a drain is connected to a voltage source Vd through a main bit line MBL[3] for application of a prescribed voltage, and a bit line BL24 connected to a source is connected to a sense amplifier 71 through a main bit line MBL[0].例文帳に追加

メモリセル０３の読み出しにおいて、ドレインに接続されたビット線ＢＬ２３はメインビット線ＭＢＬ［３］を介して電圧源Ｖｄに接続されて所定電圧が印加され、ソースに接続されたビット線ＢＬ２４はメインビット線ＭＢＬ［０］を介してセンスアンプ７１に接続される。 - 特許庁

Based on an image signal, a load amount corresponding to a light emission status of each pixel cell on a display line is measured for each display line and a brightness level is adjusted for a segment of an image signal corresponding to each display line, according to the load amount corresponding to the display line.例文帳に追加

映像信号に基づき表示ライン上における画素セル各々の発光状態に対応した負荷量を各表示ライン毎に測定し、各表示ラインに対応した映像信号の区間に対して、その表示ラインに対応した上記負荷量に応じた輝度レベルの補正を行う。 - 特許庁

There are provided a fuel cell 11, a fuel supply pipe line 21 connected to a fuel chamber 48, an air guide device provided to the fuel supply pipe line 21, a fuel discharge pipe line connected to the fuel chamber 48, and a forced fuel discharging device provided to the fuel discharge pipe line.例文帳に追加

燃料電池１１と、燃料室４８に接続された燃料供給管路２１と、該燃料供給管路２１に配設された空気導入装置と、前記燃料室４８に接続された燃料排出管路と、該燃料排出管路に配設された燃料強制排出装置とを有する。 - 特許庁

This device is a dynamic random access memory cell operated with read lines (r1), word lines (w1), and bit lines (b1), and comprising of a first transistor connected between a bit line and a word line, a second transistor connected between a bit line and a read-line, and a third other transistor connected between two transistors and accumulating electric charges.例文帳に追加

リードライン（ｒｌ）、ワードライン（ｗｌ）、およびビットライン（ｂｌ）で動作し、ビットラインとワードライン間に接続された第一のトランジスタ、ビットラインとリードライン間に接続された第二のトランジスタ、他の二つトランジスタの間に接続されて電荷の蓄積を行う第三のトランジスタからなるダイナミックランダムアクセスメモリセル。 - 特許庁

A write dummy bit is constituted of a first dummy line and a second dummy line corresponding to complementary bit lines of a memory array and a plurality of first dummy cells which are formed in the same form as a static type memory cell and a write current path is connected between the first dummy line and the second dummy line.例文帳に追加

メモリアレイの相補ビット線に対応した第１ダミー線と第２ダミー線と、スタティック型メモリセルと同じ形態で形成され、書き込み電流経路が上記第１ダミー線と第２ダミー線との間に接続された複数の第１ダミーセルとで書き込みダミービットを構成する。 - 特許庁

Also, each of sub-bit line is arranged in parallel to a signal line connected to six bank selection lines BSni and a main bit line, and a memory cell transistor can be selected by combining levels of two virtual GND lines VGi, VGi+1 arranged at a left side and a right side of this main bit line DGi.例文帳に追加

また、副ビット線のそれぞれを６本のバンク選択線ＢＳniに入力される信号および主ビット線に対して平行に配置され、この主ビット線ＤＧi の左右に配置された２本の仮想ＧＮＤ線ＶＧi 、ＶＧi+1 のレベルの組み合わせにより、メモリセルトランジスタを選択可能としている。 - 特許庁

Gate electrodes 103a and 103b of two drive transistors are formed as extended in a direction of a bit line and a common gate electrode 103c common to the both two transmission transistors is formed between these gate electrodes, so that the length of the cell in the bit line direction is shorter than the length of the cell in a word line direction.例文帳に追加

２つの駆動トランジスタのゲート電極１０３ａ，ｂがビットライン方向へ伸延するように形成してあり、これらゲート電極間に２つの伝送トランジスタ共通の共通ゲート電極１０３ｃが形成されることで、ビッライン方向の長さがワードライン方向の長さよりも短くなっている。 - 特許庁

A short circuit wiring 15 which electrically connects a short ring 9a and a short ring 9b to each other is formed in an area inside a dividing line 11b of a liquid crystal cell and at least a portion of the short circuit wiring is formed in an area enclosed with a line dividing the short rings and the dividing line 11b of the liquid crystal cell.例文帳に追加

ショートリング９ａとショートリング９ｂを電気的に接続する短絡配線１５を、液晶表示セルの分断ライン１１ｂの内側の領域に、かつ、前記短絡配線の少なくとも一部の区間は、ショートリングを分断するラインと液晶表示セルの分断ライン１１ｂに囲まれた領域に形成する。 - 特許庁

A current flowing between a (i+1)th bit line connected to the second nonvolatile memory element of the (i+1)th twin memory cell and the (i)th bit line connected to the first nonvolatile memory element is detected by sensing the (i+1)th bit line by the first nonvolatile memory element of the (i+1)th twin memory cell.例文帳に追加

（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、（ｉ＋１）番目のビット線をセンスする。 - 特許庁

A short ring 9a and short-circuitting wiring 15 for electrically connecting the short ring 9a are formed in the area, where at least one block of the short-circuitting wiring is surrounded with a line dividing the short ring and a dividing line 11b of an LCD cell, inside the dividing line 11b of the LCD cell.例文帳に追加

ショートリング９ａとショートリング９ｂを電気的に接続する短絡配線１５を、液晶表示セルの分断ライン１１ｂの内側の領域に、かつ、前記短絡配線の少なくとも一部の区間は、ショートリングを分断するラインと液晶表示セルの分断ライン１１ｂに囲まれた領域に形成する。 - 特許庁

The line of the row address of the failure memory cell count value 3d larger than the number of column redundancy spare lines 1b, and the line of the column address of the failure memory cell count value 3e larger than the number of row redundancy spare lines 1c are set to be a relief decision line for allocating the redundancy spare lines of the row and column.例文帳に追加

行の冗長予備線１ｂの数よりも大きい不良メモリセルカウント値３ｄの列アドレスのライン、列の冗長予備線１ｃの数よりも大きい不良メモリセルカウント値３ｅの行アドレスのラインを夫々救済確定線として列の冗長予備線、行の冗長予備線を割り付ける。 - 特許庁

In the starting method of the fuel cell system having a line for making flow mixed gas of hydrocarbon fuel gas and steam and a fuel cell connected to the downstream part of the line, steam is supplied to the line before supplying the hydrocarbon fuel gas.例文帳に追加

炭化水素系燃料のガスと水蒸気との混合ガスを流すためのラインと、このラインの下流に接続された燃料電池とを有する燃料電池システムを起動する燃料電池システムの起動方法において、このラインに炭化水素系燃料のガスを供給する前に、このラインに水蒸気を供給する。 - 特許庁

A potential applied to a plate line side electrode of a ferroelectric capacitor of the memory cell and a potential applied to a bit line are made the same by providing a plate line signal control circuit 28, thereby inputting the same signal to bit lines and plate lines of each memory cell when a semiconductor memory device is set to a stress test mode.例文帳に追加

半導体記憶装置がストレス試験モードに設定されるとき、各メモリセルのビット線とプレート線とに同じ信号を入力するプレート線信号制御回路２８を設けることにより、当該メモリセルの強誘電体キャパシタのプレート線側電極にかかる電位とビット線にかかる電位を同一にする。 - 特許庁

To supply a large bit line write current without reducing a size of a bit line driver while guaranteeing the pressure resistance of a memory cell transistor in a magnetic random access memory (MRAM).例文帳に追加

磁場書込型磁気抵抗性メモリ（ＭＲＡＭ）において、メモリセルトランジスタの耐圧を保証しつつ、ビット線ドライバのサイズを低減させることなく大きなビット線書込電流を供給する。 - 特許庁

At an inner periphery edge part P1 at an opening side end face of the cathode mixture 31 arranged closest to the opening, a virtual line S1 is assumed parallel with a direction of a cell center axis line C1.例文帳に追加

最も開口部寄りに配置された正極合剤３１の開口部側端面の内周縁部Ｐ１にて、電池中心軸線Ｃ１方向に平行な仮想線Ｓ１を想定する。 - 特許庁

The mesh members 34, 44 are connected to a reference electrode 13 of a fuel cell 10 by a conductive line 48 and earthed by a conductive line 49 at the same time.例文帳に追加

さらに、網目部材３４と網目部材４４とを導電ライン４８により燃料電池１０の基準電極１３に接続すると共に導電ライン４９により接地する。 - 特許庁

A storage cell 10 is arranged between subordinate wiring (word line) 11 and superordinate wiring (bit line) 15, and it is made of a ferromagnetic fixed layer 12, an insulating layer 13, and a ferromagnetic storage layer 14.例文帳に追加

記憶セル１０を、下位配線（ワード線）１１と上位配線（ビット線）１５の間に配置し、強磁性固定層１２と絶縁層１３と強磁性記憶層１４とで形成する。 - 特許庁

A selection gate line SGS in the source side is arranged, against the cell word line WL0 neighboring thereto, keeping at least the distance of "C=n*A+(n-1)B, an integer of n≥2".例文帳に追加

ソース側の選択ゲートラインＳＧＳは、これに隣接するセルワードラインＷＬ０との間に、少なくとも“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”の距離を有して配置されている。 - 特許庁

The memory further includes a means for changing the application time of a reading voltage applied to the word line according to the position of word line WL when data are read from the memory cell.例文帳に追加

また、前記メモリセルからデータの読み出しを行う際、ワード線ＷＬに印加される読み出し電圧の印加時間をワード線ＷＬの位置に応じて変更する手段を設ける。 - 特許庁

A plurality of word lines WL provided on the source line SL and a plurality of bit lines BL provided to a memory cell upper part are provided in parallel each perpendicular to the source line SL.例文帳に追加

ソース線ＳＬ上に設けられるワード線ＷＬとメモリセル上部に設けられるビット線ＢＬは、それぞれソース線ＳＬとは直行して、並列に複数本設けられる。 - 特許庁

In a reading operation for reading data from the memory cell, the control circuit starts non-selected word lines adjacent to a selected word line among the word lines, and thereafter starts the selected word line.例文帳に追加

制御回路は、メモリセルからデータを読み出す読み出し動作時に、ワード線のうち選択されたワード線に隣接する非選択ワード線を立ち上げた後、選択ワード線を立ち上げる。 - 特許庁

In such a matched line structure, only when all data bits stored in a CAM cell of one row coincide with corresponding comparison data bits, the matched line is discharged/charged.例文帳に追加

このようなマッチライン構造は一つの行のＣＡＭセルに貯蔵されたすべてのデータビットが対応する比較データビットと一致する時のみマッチラインが放電／充電されるようにする。 - 特許庁

When the non-activation address detecting circuit 91b decides that the redundant memory cell is used, the redundant word line is activated by a redundant word line activating circuit 100.例文帳に追加

そして、前記非活性アドレス検知回路９１ｂが冗長メモリセルを使用すると決定した場合に、冗長ワード線活性化回路１００によって冗長ワード線を活性化する。 - 特許庁

To provide a method that continuously confirms normality in ATM cell data transmitted between two common carrier leased line communication devices while sandwiching a common carrier leased line network.例文帳に追加

本発明の目的（課題）は、専用線網を挟んだ２専用線通信装置間で伝送したATMセルデータを他の装置を使用せずに常に正常性を確認する方法を提供することである。 - 特許庁

The VDD and VSS lines 2a and 2b are electrically connected to the VDD line 2a and VSS line 2b in a third layer through contact sections 6a and 6b provided in each memory cell.例文帳に追加

これら補助Ｖ_DD線５ａおよび補助Ｖ_SS線５ｂは、メモリセル内に設けたコンタクト部６ａ，６ｂを介して第３層目のＶ_DD線２ａ，Ｖ_SS線２ｂに対して電気的に接続されている。 - 特許庁

The fuel cell system is further provided with at least an LLC line 3 for circulating LLC for cooling the reformer 1, and a water separator 4 for separating water from the LLC in the LLC line 3.例文帳に追加

さらに、少なくとも改質器１を冷却するＬＬＣを循環させるＬＬＣライン３と、ＬＬＣライン３中のＬＬＣから水を分離する水分離器４を備える。 - 特許庁

Each memory cell has a first magnetoresistance element 23, of which one end is connected to a read-out word line RWL and the other end is connected to the bit line BL2 via the common transistor.例文帳に追加

各メモリセルは、一端が読み出しワード線ＲＷＬに接続され他端が共通トランジスタを介してビット線ＢＬ２に接続された第１磁気抵抗素子２３を有する。 - 特許庁

The charge sharing circuit is operative to remove an amount of charge on the given bit line so as to reduce a voltage on the given bit line in conjunction with a read access of the memory cell.例文帳に追加

チャージ・シェアリング回路は、メモリ・セルの読み出しアクセスに関連して所与のビット線の電圧を低下させるように所与のビット線上のある量の電荷を除去するように動作する。 - 特許庁

The memory cell group includes a common transistor 210, of which the gate is connected to a common word line CWL and a plurality of memory cells connected to the bit line BL2 via the common transistor.例文帳に追加

メモリセルグループは、ゲートが共通ワード線ＣＷＬに接続された共通トランジスタ２１０と、共通トランジスタを介してビット線ＢＬ２に接続された複数のメモリセルとを含む。 - 特許庁

To provide a semiconductor memory in which a potential (bit line read-out potential) of a data signal of analog quantity read out on a bit line from a memory cell can be measured accurately.例文帳に追加

メモリセルからビット線上に読み出されたアナログ量のデータ信号の電位（ビット線読み出し電位）を精度良く測定することが可能な半導体記憶装置を提供すること。 - 特許庁

To simplify selection of an I/O line, and to prevent increment of area of a memory cell array, with respect to a semiconductor device which uses an open bit line system and can switch the number of I/O.例文帳に追加

オープンビット線方式を用いたＩ／Ｏ数が切り替え可能な半導体装置において、Ｉ／Ｏ線の選択が単純化するとともに、メモリセルアレイの面積増大を防止する。 - 特許庁