「Cell Line」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The nonvolatile semiconductor memory device includes a first memory cell connected to a first word line WL0, and a second memory cell connected to a second word line WL1 adjacent to the first word line and different in width from the first memory cell.例文帳に追加

不揮発性半導体記憶装置は、第１ワード線ＷＬ０に接続された第１メモリセルと、前記第１ワード線に隣接する第２ワード線ＷＬ１に接続され、前記第１メモリセルと幅が異なる第２メモリセルと、を具備する。 - 特許庁

Further, a PANC-1 cell line (P/ARK cell line) in which PANC-1 is stably transfected by ARK5 exhibits an increase of in vitro transferred activity by more than two times the human pancreas cancer cell line PANC-1.例文帳に追加

また、ヒト膵臓癌細胞系ＰＡＮＣ−１と比較して、ＰＡＮＣ−１に対しＡＲＫ５が安定的にトランスフェクトされたＰＡＮＣ−１細胞系（Ｐ／ＡＲＫ細胞系）は、インビトロ転移活性の２倍超の増加を示した。 - 特許庁

The semiconductor memory device includes a plurality of memory cells connected to a bit line; and a sense amplifier operative to sense the magnitude of cell current flowing via the bit line in a selected memory cell connected to the bit line to determine the value of data stored in the memory cell.例文帳に追加

ビット線につながる複数のメモリセルと、ビット線に接続されて選択されたメモリセルにビット線を介して流れるセル電流の大小を検知することによりメモリセルに記憶されたデータの値を判定するセンスアンプとを有する。 - 特許庁

A circuit cell 10 receiving the power supply from the branch line groups BL2 is arranged along the branch line groups BL2.例文帳に追加

分岐線群ＢＬ２から電源供給を受ける回路セル１０は、分岐線群１０に沿って配置される。 - 特許庁

In this case, bit lines BL form a line twist in a bit line twist region 8 in a memory cell field 1.例文帳に追加

この場合、メモリセルフィールド１において、ビットラインＢＬがビットラインツイスト領域８内でツイストを形成している。 - 特許庁

The gate, drain, and source lines of the lead transistor are respectively connected to the cell bit line, the read bit line, and a grounding conductor.例文帳に追加

リードトランジスタのゲート、ドレイン及びソース線は、それぞれ、セルビット線、リードビット線及び接地線に接続されている。 - 特許庁

Memory cells including phase-change elements arranged in an intersection part of a bit line and word line are provided in a memory cell array 18.例文帳に追加

ビット線とワード線の交差部に備えられる、相変化素子を含むメモリセルをメモリセルアレイ１８内に備える。 - 特許庁

A memory cell array 1 includes a plurality of memory cells connected to a word line and a bit line and arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

The gate electrode of the nMOS transistor 11a in the memory cell MC is connected to a word line WL with its drain connected to a bit line BL.例文帳に追加

メモリセルMC内のnMOSトランジスタ11aのゲート電極はワード線WLに接続され、ドレインはビット線BLに接続されている。 - 特許庁

An anode bypass line 11 branching from an anode line 7 supplying hydrogen to an anode of the fuel cell 5 is arranged.例文帳に追加

燃料電池５のアノードに水素を供給するアノードライン７から分岐するアノードバイパスライン１１を設ける。 - 特許庁

This method for testing the cytotoxicity comprises evaluating toxicity of a test object based on the toxicity to an established cell line derived from a sturgeon, wherein a STIP-1 cell line (FERM P-18909) or a STIP-3 cell line (FERM P-18910) is exemplified as the suitable established cell line derived from the sturgeon.例文帳に追加

本発明は、チョウザメ由来の株化細胞に対する毒性に基づいて被検物質の毒性評価を行う細胞毒性試験方法であり、好適なチョウザメ由来の株化細胞としては、ＳＴＩＰ−１細胞（ＦＥＲＭ Ｐ−１８９０９）とＳＴＩＰ−３細胞（ＦＥＲＭ Ｐ−１８９１０）が挙げられる。 - 特許庁

The plate line is activated so that data stored in the memory cell is transmitted to the bit line after the data to be written are transmitted to the bit line.例文帳に追加

書き込まれるデータをビットラインに伝達した後に、メモリセルに貯蔵されたデータがビットラインに伝達されるように、プレートラインを活性化させる。 - 特許庁

A semiconductor memory 1000 is provided with a memory cell array MA, a pair of normal data line, a pair of redundant data line, and a data line switching circuit 105.例文帳に追加

半導体記憶装置１０００は、メモリセルアレイＭＡ、ノーマルデータ線対、冗長データ線対およびデータ線切替回路１０５を備える。 - 特許庁

To prevent matching displacement of a bit line contact isolation region from a bit line diffusion layer in a bit line backing region of a virtual ground type memory cell array.例文帳に追加

仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。 - 特許庁

A DRAM 1, which is the semiconductor storage device where data is read by comparing the potential of a memory cell with the reference potential of a reference cell, is provided with a bit line 14, a bit line 16, a reference cell 20, and a reference cell 30.例文帳に追加

ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、ビット線１４、ビット線１６、リファレンスセル２０、およびリファレンスセル３０を備えている。 - 特許庁

After that, voltage difference between a first bit line connected to a first cell capacitor through the first cell transistor and a second bit line connected to a second cell capacitor through the second cell transistor is sensed and amplified by a sense amplifier circuit.例文帳に追加

その後、第１セルトランジスタを通じて第１セルキャパシタに連結された第１ビットラインと、第２セルトランジスタを通じて第２セルキャパシタに連結された第２ビットラインとの電圧差が感知増幅回路を通じて感知増幅される。 - 特許庁

After the extracted cell body is removed from the binarized image, an image mainly including line elements is obtained, a line thinning process is applied to the image whose cell body is removed and a line thinned image having a line width of one pixel in the line element is obtained, a noise removing process is applied and an image processed by a cell protrusion extraction process is obtained.例文帳に追加

そして抽出された細胞本体部を二値化画像から除去して、線要素を主に含む画像を取得し、細胞本体部が除去された画像に対して細線化処理を行って、線要素の線幅が１画素の細線化画像を得た後、ノイズ除去処理を行って細胞突起抽出処理画像を得る。 - 特許庁

To provide a human fat precursor cell line susceptible to differentiation into fat cells.例文帳に追加

脂肪細胞に分化されやすいヒト脂肪前駆細胞株を提供すること。 - 特許庁

Each regular bit line is connected to one end of the regular capacitor of the regular memory cell.例文帳に追加

各レギュラービット線は、レギュラーメモリセルのレギュラーキャパシタの一端に接続される。 - 特許庁

A sense amplifier is connected to the bit line, and detects data stored in a memory cell.例文帳に追加

センスアンプは、ビット線に接続され、メモリセルに格納されたデータを検出する。 - 特許庁

These NAND memory cell units are connected to one bit line.例文帳に追加

そしてこれらのＮＡＮＤメモリセルユニットは，１本のビット線に接続されている。 - 特許庁

To set a voltage of a bit line of an unprogrammed memory cell by a simple circuit.例文帳に追加

プログラムされないメモリセルのビット線の電圧を、簡易な回路で設定する。 - 特許庁

In this method (400), a pulse train (370) is applied to a write-in line connected to a memory cell (210).例文帳に追加

方法(400)は、メモリセル(210)に接続された書き込み線にパルス列(370)を印加する。 - 特許庁

ATM CELL TRANSMISSION SYSTEM BY PRIVATE LINE COMMUNICATION EQUIPMENT USING DELAY COMPENSATION例文帳に追加

遅延補償を用いた専用線通信装置によるＡＴＭセル伝送方式 - 特許庁

CELL DESIGN PROGRAM AND APPARATUS FOR OPTIMUM ARRANGEMENT OF BASE STATION IN RAILROAD LINE例文帳に追加

鉄道線路に基地局を最適配置するためのセル設計プログラム及び装置 - 特許庁

WORD LINE STRUCTURE UNIT OF DRAM CELL CAPABLE OF MINIATURIZATION AND MANUFACTURE THEREOF例文帳に追加

ＤＲＡＭセルのための小型化可能なワ—ド線路構造体およびその製造法 - 特許庁

REDUNDANT MEMORY CELL FOR DYNAMIC RANDOM ACCESS MEMORY HAVING TWIST TYPE BIT LINE ARCHITECTURE例文帳に追加

ツイスト型ビット線アーキテクチャを有するダイナミックランダムアクセスメモリ用冗長メモリセル - 特許庁

The power provided to the line buffer SRAM cell is selectively cut off.例文帳に追加

ラインバッファＳＲＡＭセルに提供される電力は、選択的に遮断される。 - 特許庁

SEMICONDUCTOR DEVICE ARRAY HAVING HIGH-DENSITY MEMORY CELL ARRAY AND HIERARCHICAL BIT LINE METHOD例文帳に追加

密なメモリセルアレイを有する半導体装置アレイおよび階層ビットライン方式 - 特許庁

CHRONIC LYMPHOCYTIC LEUKEMIA CELL LINE AND ITS USE FOR PRODUCING ANTIBODY例文帳に追加

慢性リンパ性白血病細胞株および抗体を産生するためのその使用 - 特許庁

Further, since a grounding line is wired in a direction perpendicular to the word line, a cell current flowing into the grounding line at the time of cell section can be decreased to suppress a voltage drop and a wide range of cell operational voltage can be secured, whereby cell low-voltage operational characteristics can be improved.例文帳に追加

また、接地ラインをワードラインと直交する方向へ配線することにより、セル選択時に接地ラインへ流れ込むセル電流を減少させて電圧降下を抑制することができ、セルの動作電圧範囲を大きく確保できるので、セルの低電圧動作特性を改善することができる。 - 特許庁

In this case, when the 1st main word line is driven, a sub-word line belonging to the 2nd main word line and having a memory cell with a bad data holding characteristic is driven in place of a sub-word line belonging to the 1st main word line and having only a memory cell with good data holding characteristic.例文帳に追加

その場合、第１のメインワード線の駆動時に、第１のメインワード線に属し且つデータ保持特性が良いメモリセルのみを有するサブワード線に代えて、第２のメインワード線に属し且つデータ保持特性が悪いメモリセルを有するサブワード線が駆動される。 - 特許庁

A port control circuit performs writing processing in a write target cell through the first word line and the first bit line and performs reading processing from a read target cell through the second word line and the second bit line.例文帳に追加

ポート制御回路は、書き込み対象セルに対して第１ワード線及び第１ビット線を通して書き込み処理を行い、読み出し対象セルに対して第２ワード線及び第２ビット線を通して読み出し処理を行う。 - 特許庁

Then, lines are selected in the order of a line 2, a line 3, and so on, a line 7, and a line 8 in the same way, and in those respective selected lines, those cells 40 are successively selected, and processing (secondary processing) based on the cell information of each cell 40 is executed.例文帳に追加

以下同様にして行２→行３→…→行７→行８の順番で各行を選択し、選択した各行において各セル４０を順次に選択し、各セル４０のセル情報に基づいた処理を行う（２次元的な処理）。 - 特許庁

Thereby, at read-out, potentials of the word line RWL0 for reference cell (or word line RWL1 for reference cell) and the memory array normal word line MWL (or memory array redundant word line ReWL) are made rise synchronously with each other.例文帳に追加

これによって、データの読み出し時に、リファレンスセル用ワード線ＲＷＬ０（またはリファレンスセル用ワード線ＲＷＬ１）とメモリアレイ通常ワード線ＭＷＬ（またはメモリアレイ通常ワード線ＲｅＷＬ）との電位が同期して立上がる。 - 特許庁

A cell current running through a selective memory cell 9 is divided into plural parts by a cell current dividing means 1 and sense lines 50-5n and a bit line 8 are electrically connected.例文帳に追加

選択メモリセル９に流れるセル電流をセル電流分割手段１で複数に分割し、センス線５０〜５ｎとビット線８とを電気的に接続する。 - 特許庁

An effective method of wiring the solar cell element, especially the method of placing the solar cell element (cell) on an extension of a bus bar manufacturing line, is provided.例文帳に追加

本発明ではバスバーの製造ライン上の延長線上にセルを載置する方法で効率的に太陽電池素子の結線方法を提案する。 - 特許庁

The second node of the first memory cell and second node of the memory cell adjoining the first memory cell in the second direction side along the second axis are connected to the same bit line.例文帳に追加

第１メモリセルの第２ノードと、第１メモリセルと第２軸に沿った第２方向側で隣接するメモリセルの第２ノードとは、同じビット線と接続される。 - 特許庁

A conductive wire (3) forming the word line (WL) of a memory cell (MC), and a conductive wire (5) forming a memory cell cell plate electrode (CP), are made on the same wiring layer.例文帳に追加

メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）を、同一配線層に形成する。 - 特許庁

The buffer control part 5 obtains the storage address information of the cell from a header information buffer part 7 and sends out the cell stored in the cell buffer 6 to a line.例文帳に追加

バッファ制御部５は、ヘッダ情報バッファ部７から該当セルの格納アドレス情報を取得し、セルバッファ６に格納されているセルを回線に送出する。 - 特許庁

Then, the gate electrode of the transistor of the first cell and the capacitor of the second cell are aligned in the direction of the word line, and the gate electrode of the transistor and the second electrode of the capacitor of the second cell are connected by a common line.例文帳に追加

そして、第１セルのトランジスタのゲート電極と第２セルのキャパシタをワードライン方向に並べ、そのトランジスタのゲート電極と第２セルのキャパシタの第２電極とを共通のラインで結んだ。 - 特許庁

To provide a pressurizing tool for a liquid crystal cell and an apparatus and a method for manufacturing the liquid crystal cell, with which a process from correction of a cell gap to end-sealing of the liquid crystal cell or the like is carried out with efficient line production.例文帳に追加

液晶セルのセルギャップ矯正から封止等の工程を、効率的なライン生産でなし得る液晶セルの加圧治具および製造装置ならびに製造方法を提供する。 - 特許庁

A threshold detection method for detecting threshold values of a nonvolatile semiconductor memory cell comprises performing bit line sensing at two different timings during discharge of a memory cell bit line BL or a SEN node corresponding to the bit line BL while the potential of a memory cell word line WL is kept constant.例文帳に追加

不揮発性半導体メモリセルの閾値を検出するためのメモリセルの閾値検出方法であって、メモリセルのワード線ＷＬの電位を一定に保持している間に、メモリセルのビット線ＢＬ又は該ビット線ＢＬに対応するＳＥＮノードの放電中に異なる２つのタイミングでビット線センスを行う。 - 特許庁

The gate of the memory cell transistor MT0 is connected to a cell control line CGL, the drain is connected to a bit line BL0 which is a data reading line, and the source is connected to the drain of the select transistor ST0.例文帳に追加

メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、ドレインはデータ読み出し線であるビット線ＢＬ０と接続され、ソースは選択トランジスタＳＴ０のドレインと接続されている。 - 特許庁

To notify the opposite station side of a fault of a TDM line without transmitting or receiving a special cell for alarm transfer in an ATM cell assembling and disassembling device provided between the TDM line and an ATM line.例文帳に追加

ＴＤＭ回線とＡＴＭ回線との間に設けるＡＴＭセル組立分解装置で、警報転送用の特別なセルの送受信無しで、対局側にＴＤＭ回線の障害を通知する。 - 特許庁