「Clock In」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

Along a clock wire 1, a couple of shield wires 2 are arranged on both sides in parallel and along the clock wire 1 and shield wires 2, shield wires 3 are provided below them in parallel.例文帳に追加

クロック配線１に沿って、その両側には一対のシールド配線２が平行に配置され、クロック配線１とシールド配線２に沿って、それらの下層にシールド配線３が平行に設けられている。 - 特許庁

A selection circuit 4 inputs the internal clock and the external clock input in the input terminal IN and outputs one of them according to the use information signal output from the memory circuit 3.例文帳に追加

選択回路４は、内部クロック及び入力端子ＩＮに入力される外部クロックを入力し、記憶回路３から出力される使用情報信号に応じて、一方を出力する。 - 特許庁

The control part 2 shifts into first to seventh states circularly in synchronism with clock signals, outputs signals to an external device 40 in synchronism with the clock signals, and receives signals from the external device 40.例文帳に追加

制御部２は、クロック信号に同期して第１〜第７のステートに循環的に遷移するとともに、クロック信号に同期して外部装置４０に信号を出力し、外部装置４０から信号を受け取る。 - 特許庁

After the computing element 12 sets the count of the counter 13, a computing element 30 calculates a count for synchronization between an output clock PLL-OUT and the input clock IN and sets the count to a counter 31.例文帳に追加

カウンタ１３の計数値が演算器１２によって設定された後に、演算器３０は、出力クロックPLL-OUTと入力クロックINが同期するための計数値を算出し、カウンタ３１へ設定する。 - 特許庁

In the re-synchronization process, a delay section 200 is used to restore the loop gain of the loop filter 100 in a timing when a phase of the clock output signal is just close to a phase of the new reference clock.例文帳に追加

再同期過程では、遅延部２００により、クロック出力信号２４の位相が新たな基準クロックの位相に丁度近くなったタイミングで、ループフィルタ１００のループ利得が元に戻るようにした。 - 特許庁

A jitter removing circuit removes the jitter of a reference clock 51, and includes: a latch circuit 12 which detects edges of the reference clock 51 in synchronism with a sampling clock 52; a counter 13 which counts edge intervals of the reference clock 51; and a phase adjustment circuit 14 which adjusts a phase of the reference clock 51 on the basis of the number of counts of the respective edge intervals.例文帳に追加

本発明にかかるジッタ除去回路は、基準クロック５１のジッタを除去するジッタ除去回路であって、サンプリングクロック５２に同期して基準クロック５１のエッジを検出するラッチ回路１２と、基準クロック５１のエッジ間隔をカウントするカウンタ１３と、各エッジ間隔のカウント数に基づいて基準クロック５１の位相を調整する位相調整回路１４と、を備える。 - 特許庁

A semiconductor device is equipped with a clock circuit 10 which outputs inner clock signals, an output circuit 20 which outputs data signals in accordance with inner clock signals, and transmission circuits 150 and 151 which are provided between the clock circuit 10 and the output circuit 20 to transfer inner clock signals to the output circuit 20, where an outer power supply is supplied to the transmission circuit 150 and 151.例文帳に追加

内部クロック信号を出力するクロック回路１０と、内部クロック信号に従いデータ信号を出力する出力回路２０と、クロック回路１０と出力回路２０との間に設けられ、内部クロック信号を出力回路２０に伝送するための伝送回路１５０，１５１を有し、伝送回路１５０，１５１に外部電源が供給されることにより上記課題を解決する。 - 特許庁

This optical pulse train 22 is injected in a second mode synchronous semiconductor laser 2, having a repeat frequency of 1/integer of the clock frequency of the optical pulse train 22 via an optical gate 3 and a dividing sampling clock optical pulse train 23, which is a synchronous clock optical pulse train of a repetition frequency of 1/integer of the clock frequency of the injected clock optical pulse train 22, is generated.例文帳に追加

この光パルス列をそのクロック周波数の整数分の１の繰り返し周波数を有する第２のモード同期半導体レーザ２に光ゲート３を経由して注入し、注入されたクロック光パルス列２２のクロック周波数の整数分の１の繰り返し周波数の同期クロック光パルスである分周抽出クロック光パルス列２３を発生する。 - 特許庁

In the stand-by state of the CCD line sensor, clock signals for driving the CCD line sensor is stopped, or only a clock for driving a CCD transfer part is stopped among the clock signals for driving the CCD line sensor, or only the clock for driving a CCD transfer part is stopped among the clock signals for driving the CCD line sensor to stop power supply to the CCD.例文帳に追加

また、ＣＣＤラインセンサの待機状態は、ＣＣＤラインセンサを駆動するクロック信号を停止するか、前記ＣＣＤラインセンサを駆動するクロック信号のうち、ＣＣＤ転送部を駆動するクロックのみを停止するか、又は前記ＣＣＤラインセンサを駆動するクロック信号のうちＣＣＤ転送部を駆動するクロックのみを停止し、ＣＣＤへの電源供給を停止する。 - 特許庁

In a clock-synchronous communication system, a clock pulse being a communication clock is output from a master device to a slave device so as to synchronize the master device and slave device, the data transmitting side transmits a data signal to a data signal line with one edge timing of the clock pulse, and the data receiving side receives the data signal from the data line with the other edge timing of the clock pulse.例文帳に追加

クロック同期式通信システムでは、マスタ装置からスレーブ装置へ同期用の通信クロックであるクロックパルスが出力されると共に、データを送信する側は、クロックパルスの一方のエッジタイミングで、データ信号線へデータ信号を送出する動作を行い、データを受信する側は、クロックパルスの他方のエッジタイミングで、データ信号線からデータ信号を受信する動作を行う。 - 特許庁

A display device drive circuit of the present invention includes: a clock period control circuit 51 that generates clock signals having different periods in accordance with gradation values from a reference clock to be input, and outputs the generated clock signals; a first counter circuit 2 that counts the clock signals; and a source output circuit 6 that outputs source voltage based on an output signal from the first counter circuit 2 and image data.例文帳に追加

本発明にかかる表示装置駆動回路は、入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成し、出力するクロック周期制御回路５１と、前記クロック信号をカウントする第１カウンタ回路２と、第１カウンタ回路２の出力信号と画像データとに基づき、ソース電圧を出力するソース出力回路６を備える。 - 特許庁

In the clock detection circuit for detecting a clock inputted to a clock signal input terminal by a first capacitor and a resistor which are connected in parallel between an output terminal and GND, two rectifying elements are connected in series between an input terminal for connecting optional potential and the output terminal and a second capacitor is connected between the node of the rectifying elements and the clock signal input terminal.例文帳に追加

出力端子とＧＮＤの間に並列に接続した第１の容量と抵抗でクロック信号入力端子に入力されるクロックを検出するクロック検出回路において、任意の電位を接続する入力端子と出力端子の間に整流素子を２個直列に接続し、整流素子の接続点とクロック信号入力端子の間に第２の容量を設けた。 - 特許庁

In the clock signal output circuit 11, data obtained by counting periods of a reference clock signal PREF by a ring oscillator 1 and a period counter 5 are stored in a storage memory 12, and a divider 7 and a system clock generation part 9 perform, through a selector 13, arithmetic processing based on the data stored in the storage memory 12 to generate and output the multiplied clock signal.例文帳に追加

記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。 - 特許庁

An input clock signal CLKi is output as an output clock signal CLKo via a voltage control delay circuit 14, and a delay amount in the voltage control delay circuit 14 is controlled on the basis of the result of comparing phases of the input clock signal CLKi and of the output clock signal CLKo.例文帳に追加

入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。 - 特許庁

Relating to the two information processors for data communication, a CPU 1 corrects clock data of one's own clock device 7 based on correct clock data which are received from the other one through communication equipment 4 and corrects updating date data (time stamp) which are stored in a storage device 6 based on the corrected clock data.例文帳に追加

データ通信を行う２つの情報処理装置において、ＣＰＵ１は、通信装置４を介して他方から受信した正しい時計データに基づいて、自己の計時装置７の時計データを修正し、この修正時計データに基づいて記憶装置６に記憶されている更新日時データ（タイムスタンプ）を修正する。 - 特許庁

The third circuit 50A produces a third clock signal s50 which has a period of the second clock signal s20 and in which a timing of change from a first logic level to a second logic level is the same as the corresponding timing of the first clock signal s10 from the first and second clock signals s10, s20.例文帳に追加

第３の回路５０Ａは、前記第１及び第２のクロック信号ｓ１０，ｓ２０から、前記第２のクロック信号ｓ２０の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号ｓ１０の当該タイミングと同じである第３のクロック信号ｓ５０を生成する。 - 特許庁

This semiconductor integrated circuit includes: a first clock domain; a second clock domain operated in the same frequency as the first clock domain, and connected to the first clock domain through a data path; and a path interruption circuit for switching conduction to/from interruption of data transfer through the data path.例文帳に追加

本発明にかかる半導体集積回路は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備える。 - 特許庁

Outputted is any one of an n-order differentiated signal of the pseudo clock signal, an N-fold cycle signal of the pseudo clock signal, a signal similar to a differentiated signal of the pseudo clock signal, and a signal changing an offset position in an amplitude direction of the N-fold cycle signal or a duty ratio decreased signal of the pseudo clock signal.例文帳に追加

擬似クロック信号のｎ次の微分信号、擬似クロック信号のＮ倍周期信号、擬似クロック信号の微分信号に類似した信号、擬似クロック信号のＮ倍周期信号あるいはデューティ比を減少させた信号の振幅方向のオフセット位置を変更した信号、のいずれかを出力する。 - 特許庁

The parallel/serial conversion circuit comprises: a data conversion circuit 51 to which RGB parallel data and a dot clock are input and which converts the RGB parallel data into RGB serial data on the basis of a multiplying clock; and a PLL circuit which outputs the multiplying clock and stops outputting the multiplying clock in response to a standby signal.例文帳に追加

本発明にかかるパラレル／シリアル変換回路は、ＲＧＢパラレルデータとドットクロックが入力され、逓倍クロックに基づいてＲＧＢパラレルデータをＲＧＢシリアルデータに変換するデータ変換回路５１と、逓倍クロックを出力し、スタンバイ信号によって逓倍クロックの出力動作を停止するＰＬＬ回路と、を備えるものである。 - 特許庁

The clock output terminal CKOT is formed at the central part of the logic chip 7, so that the clock signal wiring CKIO connecting the clock output terminal CKOT with the clock signal input terminals CKIN can be easily and linearly wired in the shortest distance, and that the semiconductor device can be stably operated.例文帳に追加

クロック出力端子ＣＫＯＴをロジックチップ７の中心部に形成したことにより、クロック出力端子ＣＫＯＴとクロック信号入力端子ＣＫＩＮとを接続するクロック信号配線ＣＫＩＯを、容易に直線的、かつ最短距離で配線することができ、半導体装置を安定して動作させることができる。 - 特許庁

In a control circuit CTRC, a reference clock operating the semiconductor chip 100 or a high-frequency clock generated from the reference clock is inputted, a control signal CTRL synchronized with the clock is generated, and the capacity elements are connected to or disconnected from the power-supply wiring VDD of the decoupling capacity cells.例文帳に追加

制御回路ＣＴＲＣにおいては、半導体チップ１００を動作させる基準クロック又はそこから生成される高周波数のクロックが入力され、そのクロックに同期した制御信号ＣＴＲＬを生成し、デカップリング容量セルの電源配線ＶＤＤへの容量素子の接続／非接続を行う。 - 特許庁

When no annealing is performed, a drive clock pulse generated in an X-Y table system is used as the drive clock pulse of the X-Y table system; but when annealing is performed, the operation clock pulse of a laser oscillator is supplied to the X-Y table system and used as the drive clock pulse of the system.例文帳に追加

非アニール処理時は、Ｘ−Ｙテーブル装置内部で発生した駆動クロックパルスを前記Ｘ−Ｙテーブル装置の駆動クロックパルスとして使用するが、アニール処理時は、レーザ発振器の動作クロックパルスを前記Ｘ−Ｙテーブル装置に供給して、前記動作クロックパルスをＸ−Ｙテーブル装置の駆動クロックパルスとして使用する。 - 特許庁

A timing verification device 11 computes a pulse width in a clock input terminal of an FF (Flip-Flop), to which an input clock signal is transmitted, with the pulse width of the input clock signal and a fluctuation coefficient according to the delay value and operation frequency of the input clock signal, and compares the computed pulse width with a reference value.例文帳に追加

タイミング検証装置１１は、入力されるクロック信号のパルス幅と、そのクロック信号の遅延値と動作周波数に応じた変動係数とによってそのクロック信号が伝達されるＦＦのクロック入力端子におけるパルス幅を算出し、該パルス幅と規格値とを比較するようにした。 - 特許庁

In this case, a plurality of clock signals with phases correlated with the cycles of the image clock are generated by a multiple-phase generating part 4, phase relation among the clock signals, and the inputted image data is detected by a data phase detecting part 5 and at least one clock signal is selected by a latch signal selecting part 6 by the detection result.例文帳に追加

その際、逓倍位相発生部４で画像クロックの周期に相関のある位相を持つ複数のクロック信号を発生し、データ位相検出部５によりそのクロック信号を入力画像データの位相関係を検出し、その検出結果によりラッチ信号選択部６で少なくとも一つのクロック信号を選択する。 - 特許庁

A timing extraction is not carried out by a clock data recovery circuit independently in each parallel data channel, and a plurality of parallel data signals produced from the same clock source are subjected to a re-timing process by use of a frame synchronizing system on the basis of a single clock signal extracted by using the clock data recovery circuit from a data signal.例文帳に追加

並列データチャネル毎に独立にクロックデータリカバリー回路によるタイミング抽出を行わず、同一クロック源から生成される複数の並列データ信号を、データ信号からクロックデータリカバリー回路を用いて抽出した単一のクロック信号を基準に、フレーム同期方式を用いてリタイミング処理する。 - 特許庁

To start operation of a switching power supply without separately installing another power supply circuit supplying power supply voltage at a time of turning on a power supply to a clock generation circuit which generates a clock signal of a switching amplifier in an audio device which divides a frequency of the clock signal of the switching amplifier, and generates the clock signal of the switching power supply.例文帳に追加

スイッチングアンプのクロック信号の周波数を分周してスイッチング電源のクロック信号を生成するオーディオ装置であって、スイッチングアンプのクロック信号を生成するクロック生成回路に電源投入時に電源電圧を供給する別の電源回路を別途設けることなく、スイッチング電源を動作開始すること。 - 特許庁

An error detecting circuit 140 retimes the system clock T0 by using one of the clocks F1 and F1n obtained by the circuit 120 and outputs the retimed clock as an external signal O to the outside, and also detects an error in timing between the clock having the frequency divided by the frequency dividing circuit 120 and the system clock.例文帳に追加

エラー検出回路１４０は、分周回路１２０により分周されたクロックＦ１，Ｆ１ｎの何れかを用いてシステムクロックＴ０をリタイミングして外部に信号Ｏとして出力すると共に、分周回路１２０により分周されたクロックとシステムクロックとの間のタイミングエラーを検出する。 - 特許庁

The phase comparison part 15 is provided with a phase (frequency) comparator 5 which compares the phase difference between an input clock S1 and a frequency divided clock S2 and a phase (frequency) comparator 7 which compares the phase difference between the input clock S1 and a frequency divided clock S3 which has been delayed in a delay circuit 4 by a prescribed time.例文帳に追加

この位相周波数比較部１５は入力クロックＳ１と分周クロックＳ２の位相差を比較する位相（周波数）比較器５と，入力クロックＳ１と遅延回路４によって所定時間の遅延を与えた分周クロックＳ３との位相差を比較する位相（周波数）比較器７とを備える。 - 特許庁

A main-scan magnification correction section 70a enables an output-image magnification to be adjusted within the range in the direction of abscissa-axis from symbol-A to -F without making the quality of image degraded because of that a clock selector 82 can select either one of a standard clock, high-speed clock and low-speed clock and change it by controlling CPU68.例文帳に追加

主走査倍率補正部７０ａは、ＣＰＵ６８の制御によってクロック選択器８２が標準クロック、高速クロック及び低速クロックのいずれかを選択し、切替えることができるので、出力画像倍率を記号Ａから記号Ｆまでの横軸方向の範囲で画質を劣化させることなく調整することができる。 - 特許庁

This baseband signal receiving circuit is provided with a sampling means, which samples the baseband signals in a given clock phase of N kinds of clock phases having frequencies which are N (an integer of 2 or larger) times as high as the symbol transmitting speed of the baseband signals and a sample clock extracting circuit which obtains the information on sampling clock phases.例文帳に追加

本発明のベースバンド信号受信回路は、ベースバンド信号のシンボル送信速度のＮ（２以上の整数）倍の周波数を有するＮ種類のクロック位相のうち、与えられたクロック位相でベースバンド信号をサンプリングするサンプリング手段と、サンプリングクロック位相の情報を得るサンプルクロック抽出回路とを備える。 - 特許庁

The clock trees 5-1 to 5-4 each comprise a delay adjustment circuit 32 which delays the first clock signal 16 so that the variation in phase difference may be small, and generates second clock signals 37 and 38-1 to 38-2; and a flip flop 34 which operates synchronously with the second clock signals 37 and 38-1 to 38-2.例文帳に追加

複数のクロックツリー５−１〜５−４の各々は、位相差のばらつきが小さくなるように第１クロック信号１６を遅延して第２クロック信号３７、３８−１〜３８−２を生成する遅延調整回路３２と、第２クロック信号３７、３８−１〜３８−２に同期して動作するフリップフロップ３４とを備えている。 - 特許庁

This semiconductor integrated circuit is provided with: a clock generation circuit 10 having a self-traveling mode and a multiplication mode; an internal circuit 40 capable of operating in synchronization with a clock signal generated by the clock generation circuit; an oscillation circuit 30 generating a reference clock signal; and an operation mode control circuit 20 capable of controlling changeover between the normal mode and the waiting mode.例文帳に追加

自走モードと逓倍モードとを備えたクロック生成回路（１０）と、上記クロック生成回路によって生成されたクロック信号に同期動作可能な内部回路（４０）と、基準クロック信号を生成する発振回路（３０）と、通常モードと待機モードとの切り換えを制御可能な動作モード制御回路（２０）とを設ける。 - 特許庁

Multiple PLL circuits from an initial-stage PLL circuit 10a to which the 1st clock F1 is inputted to a final-stage PLL circuit 10c from which the 2nd clock F2 is outputted are cascaded and the 2nd clock F2 of frequency in specific-ratio relation with the frequency of the 1st clock F1 is generated.例文帳に追加

第１クロックＦ１が入力される初段のＰＬＬ回路１０ａから、第２クロックＦ２が出力される最終段のＰＬＬ回路１０ｃまで複数のＰＬＬ回路を従属に接続し、第１クロックＦ１の周波数と所定比の関係にある周波数の第２クロックＦ２を発生する。 - 特許庁

To provide a semiconductor device for clock generator, a system board, and a multi-phase clock generating circuit in which stable operations of a circuit is made possible and an output clock signal of a uniform duty ratio is obtained by generating a clock signal with a frequency-divided output smaller than or equal to a decimal point of an oscillation frequency of a VCO.例文帳に追加

ＶＣＯの発振周波数の小数点以下の分周出力によりクロック信号を生成して回路の安定動作を可能とし、また均等なデューティ比の出力クロック信号を得ることができるクロックジェネレータ用の半導体装置、システムボード、多相クロック発生回路を提供する。 - 特許庁

A clock isolation function separates a card edge side port of a PCI Express bridge chip 13 and an optical cable side port as domains operating separate clocks, and a clock (first clock) used in the optical cable side port is supplied from a clock source 14 on a PCI Express/optical cable conversion board 10.例文帳に追加

クロックアイソレーション機能によりＰＣＩ Ｅｘｐｒｅｓｓブリッジチップ１３のカードエッジ側ポートと光ケーブル側ポートとを別々のクロックで動作する領域として分離し、光ケーブル側ポートで用いるクロック（第１のクロック）を、ＰＣＩ Ｅｘｐｒｅｓｓ／光ケーブル変換ボード１０上のクロック源１４から供給する。 - 特許庁

The image processor 3 interrupts power supply to the camera 2 and turns to a clock signal standby state when a clock signal is not received immediately after starting the power supply to the camera 2, and restarts the power supply to the camera 2 when the clock signal from the camera 2 is received in the clock signal standby state.例文帳に追加

画像処理装置３はカメラ２への電力供給開始直後にクロック信号を受信しなければカメラ２への電力供給を中断してクロック信号待機状態となり、クロック信号待機状態においてカメラ２からのクロック信号を受信すればカメラ２への電力供給を再開するようになした。 - 特許庁

The frequency controlling device controls to output a frequency of a reference clock as the image clock when the image frequency is lower than a fixed value, and to output a frequency modulated in a fixed frequency range to the frequency of the reference clock as the image clock when the image frequency is higher than the fixed value.例文帳に追加

周波数制御装置は画像周波数が一定の値より低い場合は基準クロックの周波数を画像クロックとして出力し、画像周波数が一定の値より高い場合は基準クロックの周波数に対し一定の周波数範囲で変調された周波数を画像クロックとして出力ように制御する。 - 特許庁

If any failure is detected on the transmission line in the first direction on the ring network 36, the node 10 uses the second clock information to set additional information for executing processing of synchronization to the master clock to the first clock information and sends the additional information in the first direction on the ring network.例文帳に追加

ノード１０は、リング網３６における第１方向の伝送路で障害が検出された場合、第２クロック情報を用いてマスタクロックへの同期処理を実行させるための付加情報を第１クロック情報に設定してリング網の第１方向へ送出する。 - 特許庁

In a block 1 adjoining the route from a clock-supplying source to a clock-supplying destination, the disturbance to a signal line passing through a wiring inhibiting region 5 can be avoided by generating an arrangement inhibiting region 5 and the wiring inhibiting region 5 in the block 1 along the clock-wiring path-side edge.例文帳に追加

クロック供給源からクロック供給先までの経路に隣接するブロック１において、前記クロック配線経路側の辺沿いに配置禁止領域７と配線禁止領域５を作成することで、配線禁止領域５を通過する信号線の経路を妨害することを避けられる。 - 特許庁

The transforming of a screen size which can not be performed only by lowering a clock frequency is performed completely by selecting plural gate signal lines simultaneously while using a modulated clock signal in which a clock signal is modulated in a fixed cycle and by reducing the number of scanning at the side of the gate signal lines artificially.例文帳に追加

クロック信号を一定の周期で変調させた変調クロック信号を用いて、複数のゲート信号線を同時に選択し、擬似的にゲート信号線側の走査回数を減少させ、クロック周波数を低くするだけでは行うことのできない画面サイズの変換を完全に行う。 - 特許庁

When the second clock or external supply clock is selected as the reference clock, the conversion apparatus 10 does not send an AIS (Alarm Indication Signal) to the radio base station main device 101 and sends a frame synchronous signal out on condition that loss of synchronization does not occur in the reference signal even in case of missing of an IP packet.例文帳に追加

変換装置１０は、第２のクロック又は外部供給クロックを基準クロックとした場合、ＩＰパケットの欠落が発生しても基準クロックの同期はずれが発生していなければＡＩＳを無線基地局主装置１０１へ送出せず、フレーム同期信号を送出する。 - 特許庁

The circuit 29, for instance, reads a field signal stored in a memory with a double clock signal, writes the field signal as a frame signal for non-interlaced-scanning in a frame memory and subsequently, reads the same horizontal line data with a clock signal being four times as large as the clock signal twice each.例文帳に追加

この解像度変換回路２９では、例えばメモリに格納された上記フィールド信号を２倍のクロック信号で読出し、ノンインターレース走査用のフレーム信号としてフレームメモリに書き込み、その後４倍のクロック信号で同一水平ラインデータを２回ずつ読み出す。 - 特許庁

The pointer processing apparatus 15 is equipped with: first synchronizing units 21, 24 to bring a reception frame synchronized with a first clock into synchronization with a second clock; and a first stuff processing unit 31 to perform stuff processing on the reception frame synchronized with the second clock in accordance with a value of a pointer byte included in the reception frame.例文帳に追加

ポインタ処理装置１５は、第１クロックに同期する受信フレームを第２クロックに同期させる第１同期化部２１、２４と、受信フレームに含まれるポインタバイトの値に応じて、第２クロックに同期する受信フレームのスタッフ処理を行う第１スタッフ処理部３１と、を備える。 - 特許庁

The receiving apparatus has a clock data recovery circuit 2 for generating an extracted clock CLK on the basis of reception data D1 and a gain setting section 3 for setting a gain parameter G1 of a filter circuit 11 in the clock data recovery circuit 2 in accordance with the jitter amount of the reception data D1.例文帳に追加

受信装置は、受信データＤ１に基づいて抽出クロックＣＬＫを生成するクロックデータリカバリ回路２と、受信データＤ１のジッタ量に応じて、上記クロックデータリカバリ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定するゲイン設定部３とを有する。 - 特許庁

To solve the problem wherein a clock mode changes little by little and the luminance of images changes little by little accompanying it in the case that object illuminance is near the threshold of clock mode changeover in an image pickup device which copes with low illuminance photographing by switching the clock of a system and prolonging exposure time.例文帳に追加

システムのクロックを切り換えて、露光時間を長くして、低照度撮影に対応する撮像装置において、被写体照度がクロックモード切り換えの閾値付近である場合に、クロックモードが小刻みに切り換わり、それに伴って画像の輝度が小刻みに変化するといった問題を解決する。 - 特許庁