「Clock In」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

To provide a clock synchronizing circuit with which the quality of a synchronizing signal can be prevented from being degraded in the case of reference clock signal fluctuation or input interruption and stable operation is enabled.例文帳に追加

基準クロック信号の変動や入力中断時における同期信号の品質の劣化防止と安定した動作が可能なクロック同期回路を提供すること。 - 特許庁

A local clock 73 is prepared by frequency-dividing a source clock 71 inside this transmitter in an N/M frequency divider circuit 72, a PCR counter 74 is driven and an LMC value 75 is obtained.例文帳に追加

伝送装置内部の原クロック７１をＮ／Ｍ分周回路７２で分周して、ローカルクロック７３を作成し、ＰＣＲカウンタ７４を駆動し、ＬＭＣ値７５を得る。 - 特許庁

Each clock is delayed variably based on the comparison results so that clock phase control can be carried out for the active apparatus and the standby apparatus even in the extended apparatus.例文帳に追加

比較結果に基づきそれぞれのクロックを可変遅延させ、増設した装置においても現用と予備回線に対してクロック位相制御を行えるようにする。 - 特許庁

To solve the following problem: when an operational clock is output to each of a plurality of connections, there occurs a severe effect upon areas around electromagnetic waves caused by a rise or a fall in the clock.例文帳に追加

複数の接続部に動作クロックを出力すると、それぞれのクロックの立ち上がり及び立ち下がりにより生じる電磁波の周りへの影響が大きい。 - 特許庁

By multi-dropped connection of the clock, the clock can be made common, and reduction in the number of terminals and an EMI (Electro-Magnetic Interference) countermeasure can be promoted, compared with a case where a large number of clocks are supplied.例文帳に追加

またクロックをマルチドロップ接続することによりクロックを共通化でき、クロックを多数供給する場合に比べ端子数削減、ＥＭＩ対策となる。 - 特許庁

To easily reproduce a clock by multiplexing a clock signal and a data signal, and even in AC-coupled transmission, and to achieve signal transmission with good balance without using an end code.例文帳に追加

クロック信号とデータ信号を多重し、容易にクロック再生でき且つＡＣ結合伝送においてもエンコードなしでＤＣバランスの良い信号伝送を行うこと。 - 特許庁

To reduce the situation of the entire system failing due to a failure of a clock source in a clock supply method and an information processing apparatus.例文帳に追加

クロック供給方法及び情報処理装置において、クロック源の故障によりシステム全体がダウンしてしまう状況を減少可能とすることを目的とする。 - 特許庁

In the heating time calculating part 11, the count number N is calculated from a heating amount control signal (a coefficient K) and a basic clock cycle and the count number N is derived from the basic clock.例文帳に追加

加熱時間算出部１１は、加熱量制御信号（係数Ｋ）と基本クロック周期から、カウント数Ｎを計算し、基本クロックからカウント数Ｎを求める。 - 特許庁

In a symbol position detecting device 3, a clock extracting circuit 31 extracts a clock component with a symbol frequency from a sample series obtained by oversampling.例文帳に追加

シンボル位置検出装置３において、クロック抽出回路３１は、オーバーサンプリングにより得られるサンプル系列から、シンボル周波数を有するクロック成分を抽出する。 - 特許庁

The frequency detection circuit monitors the clock signal and makes the voltage regulator advances the voltage to be supplied to the integrated circuit in response to the increased clock frequency.例文帳に追加

周波数検出回路がクロック信号を監視して、電圧調整器に、増加したクロック周波数に反応して集積回路に供給される電圧を上げさせる。 - 特許庁

Thus, even when the cable is disconnected by mistake, the in-device clock is continuously outputted independently utilizing the synchronizing signal pulse received just before the synchronization with the DCS clock.例文帳に追加

このため、ケーブルが誤って抜けたとしても、ＤＣＳクロックと同期した直前までの同期信号パルスによって装置内クロックを自走出力し続けることができる。 - 特許庁

To provide a means for avoiding an increase in test power by stopping an operation clock partially during scanning during which a clock is generally unable to be stopped.例文帳に追加

一般的にはクロックの停止ができないスキャン時に、部分的に動作クロックを停止することで、テスト電力が大きくなることを回避する手段を提供する。 - 特許庁

An X shift register 1510 successively shifts transfer starting pulses DX, in accordance with a high-speed clock signal XCLK and a high-speed inverted clock signal XCLKinv, to generate shift pulses C1 to Cn+1.例文帳に追加

Ｘシフトレジスタ１５１０は転送開始パルスＤＸを高速のクロック信号XCLKと反転クロック信号XCLKinvに従って順次シフトしてシフトパルスＣ１〜Ｃn+1を生成する。 - 特許庁

A data transmitting means 1c transmits transmission data to the data receiving means 2d of the communication equipment 2, in synchronization with the transmission clock to be transmitted from the clock transmitting means 1a.例文帳に追加

データ送信手段１ｃは、クロック送信手段１ａが送信する送信クロックに同期して、送信データを通信装置２のデータ受信手段２ｄに送信する。 - 特許庁

A clock having a predetermined frequency is generated, and a lag between edge timing and the clock is detected for each mark edge at which a value is changed in the generated reproduction signal.例文帳に追加

所定周波数のクロックを生成し、生成された再生信号において値が切り替わる各マークのエッジ毎に、エッジのタイミングとクロックとのずれを検出する。 - 特許庁

In a source clock signal S102 generated by a clock signal generating circuit 102, an edge is detected by an edge detecting circuit 103 and the number of edges is counted by a counter 104.例文帳に追加

クロック信号発生回路１０２が発生する原クロック信号Ｓ１０２を、エッジ検出回路１０３でエッジを検出し、カウンタ１０４でエッジの数をカウントする。 - 特許庁

The sync down unit is connected to the upsizer and performs a sync down operation on data of the upsizer in response to a second clock of a frequency lower than a frequency of the first clock.例文帳に追加

シンクダウン部はアップサイザーと接続され、第１クロックの周波数より低い周波数の第２クロックに応答してアップサイザーのデータに対してシンクダウン動作を実行する。 - 特許庁

The timing controller generates the output clock signals so that phases of the output clock signals corresponding to the adjoining source driver in a plurality of source drivers do not overlap one another.例文帳に追加

タイミングコントローラは、複数のソース駆動器の中で隣接するソース駆動器に対応する出力クロック信号の位相が重ならないように出力クロック信号を生成する。 - 特許庁

Also, in the second transmitter, a pixel clock is generated from a second video master clock generated from the frequency signals of the exclusive crystal oscillator and transmitted to external equipment.例文帳に追加

また、第２のトランスミッタにて、専用の水晶発振器の周波数信号から生成された第２のビデオ用のマスタークロックからピクセルクロックを生成し、外部の機器に伝送する。 - 特許庁

To provide a semiconductor device for accurately calculating a phase difference between a clock signal and a control signal in a memory which operates synchronously with the clock signal.例文帳に追加

クロック信号に同期して動作するメモリにおけるクロック信号と制御信号との位相差を精度よく算出することが可能な半導体装置を提供すること。 - 特許庁

In addition, the clock CLOCK is made into 37 MHz, being the half of a normal 74 MHz rate and converted into the normal 74 MHz by PLL circuits of respective card boards.例文帳に追加

また、クロックＣＬＯＣＫは、通常の７４ＭＨｚレートの半分の３７ＭＨｚにして、各カード基板のＰＬＬ回路で元の７４ＭＨｚに変換する。 - 特許庁

To provide a method for generating a clock signal by a controllable phase offset with improved phase error of a multiphase clock signal generated in two connected LCVCOs.例文帳に追加

２つの結合されたＬＣＶＣＯにおいて生じる多相クロック信号の位相誤差を改善し、制御可能な位相オフセットでクロック信号を生成する方法を提供する。 - 特許庁

Since the stability of a radio frequency reference signal R is very high, the reference clock CLS in the absence of the external reference clock CLI can be outputted at sufficiently higher accuracy.例文帳に追加

無線周波数用基準信号Ｒの安定度は極めて高いので、外部基準クロックＣＬＩが無いときの基準クロックＣＬＳを十分に高精度で出力できる。 - 特許庁

In order to transmit a set of current data values from the set of clock registers to the set of DCR registers, the control signal is synchronized with a clock signal including the first frequency.例文帳に追加

クロックレジスタセットからＤＣＲレジスタセットに現在のデータ値セットを伝達するため、制御信号は、第１の周波数を有するクロック信号と同期をとる。 - 特許庁

To attain a signal transmission which multiplexes a clock signal and a data signal to easily perform a clock reproduction and has a good DC balance without encoding even in AC-coupled transmission.例文帳に追加

クロック信号とデータ信号を多重し、容易にクロック再生でき且つＡＣ結合伝送においてもエンコード無しでＤＣバランスのよい信号伝送を実現する。 - 特許庁

The IC tester controls the length of the period of the digital clock in the digital testing part by the number of frequencies and makes it synchronize with the analog clock of the analog testing part.例文帳に追加

本装置は、デジタル試験部におけるデジタルクロックの周期長を、周期数により制御し、アナログ試験部のアナログクロックに同期させることを特徴とする装置である。 - 特許庁

An interpolation part 8 samples in synchronous with a clock signal NCLK inputted from the clock generating part 29 based on the sampling data that has passed the clipping compensation part 7.例文帳に追加

次に、補間部８は、クリッピング補償部７を通過したサンプリングデータに基づいて、クロック生成部２９から入力されるクロック信号ＮＣＬＫに同期してサンプリングする。 - 特許庁

To provide a tempo clock generation device and a program, for accurately and easily generating a tempo clock which is synchronized with a music piece included in an audio signal.例文帳に追加

精度良く簡易に、オーディオ信号に含まれる楽曲に同期したテンポクロックを生成することが可能なテンポクロック生成装置およびプログラムを提供することを目的とする。 - 特許庁

A second phase comparator 54 compares a phase of the reference clock (a) with that of a feedback clock (b) and generates second synchronizing control signals (m), (n) in accordance with a phase difference therebetween.例文帳に追加

第２の位相比較器５４は、基準クロック(a)の位相とフィードバック・クロック(b)の位相とを比較して、それらの位相差に応じた第２の同期制御信号(m),(n)を生成する。 - 特許庁

The first and second gate driving circuits output gate clock pulses or gate clock bar pulses as gate driving signals to a plurality of gate lines GL1, etc., GLn in response to the start pulses.例文帳に追加

第１及び第２ゲート駆動回路は、開始パルスに応答してゲートクロックパルス又はゲートクロックバーパルスを複数のゲートラインＧＬ１、…、ＧＬｎにゲート駆動信号として出力する。 - 特許庁

To realize the clock control of a sequence circuit on the assumption that a clock stop is impossible in terms of specification, and feedback of output of a storage element is not present.例文帳に追加

仕様的にクロック停止が不可能であり、かつ記憶素子の出力のフィードバックが存在しないことを前提とした、順序回路のクロック制御を実現する。 - 特許庁

There are included a clock loss sense and switchover circuit and method in which clock switchover is responsive to loss of a primary signal and to additional switch command signaling.例文帳に追加

１局面では、実施形態はクロックロスセンスおよびスイッチオーバーの回路と、クロックスイッチオーバーが１次信号のロスと追加のスイッチコマンドシグナリングとに応答する方法を提供する。 - 特許庁

To provide an interface circuit which outputs a signal in synchronization with a clock signal of a reception circuit regardless of a state of the clock signal of a transmission circuit after a data output.例文帳に追加

データ出力後の送信回路のクロック信号の状態に関わらず、受信回路のクロック信号に同期して信号を出力するインターフェイス回路を提供する。 - 特許庁

Thereby, necessity for continuing the generation of the high-speed clock to detect a clock error even in short-time wireless communication can be eliminated and power consumption can be reduced.例文帳に追加

従って、短時間の無線通信でもクロック誤差を検出するために高速クロックの発生を継続する必要をなくし、消費電力を低減することができる。 - 特許庁

In the microcomputer 6, a frequency divider 61 to which a clock signal supplied from a reference clock generation circuit 44 is supplied generates a reference signal for the drum motor 2.例文帳に追加

マイコン６では、基準クロック生成回路４４から供給されたクロック信号が供給された分周器６１において、ドラムモータ２の基準信号が生成生成される。 - 特許庁

To a FF group 12 as a head in the hard macro 10A, a clock signal CK1 is given which lags behind a clock signal CK2 to be given to a FF group 1 on an input side.例文帳に追加

ハードマクロ１０Ａ内の先頭のＦＦ群１２には、入力側のＦＦ群１に与えられるクロック信号ＣＫ２よりも遅れたクロック信号ＣＫ１が与えられる。 - 特許庁

A second scanner 4 is operated in response to a V clock 2 synchronized with the V clock 1 for the first scanner 3 to sequentially supply second control signals to respective second scanning lines VSCAN2.例文帳に追加

第２スキャナ４は、第１スキャナ３のＶクロック１と同期したＶクロック２に応じ動作して各第２走査線ＶＳＣＡＮ２に順次第２制御信号を供給する。 - 特許庁

Since the clock frequency is low in data transfer from the printer controller to the printer engine, electromagnetic noise being emitted from a clock signal or a data signal to the outside can be reduced.例文帳に追加

プリンタコントローラからプリンタエンジンへのデータ転送のクロック周波数が低いために、クロック信号やデータ信号から外界へ発せられる電磁ノイズを低減することができる。 - 特許庁

A clock signal CLK, a data signal DA and a latch signal LS synchronized with the clock signal are supplied to two or more data divers 3 in common from a controller 2.例文帳に追加

クロック信号ＣＬＫとクロック信号に同期したデータ信号ＤＡおよびラッチ信号ＬＳがコントローラ２から複数のデータドライバ３に共通に供給される。 - 特許庁

While an external clock signal T is in an L term, an H clock signal/CLK, an L write enable signal WE1 and an H write enable signal WE2 are generated.例文帳に追加

外部クロック信号ＴがＬの期間において、Ｈのクロック信号／ＣＬＫ、Ｌのライトイネーブル信号ＷＥ１、Ｈのライトイネーブル信号ＷＥ２が生成される。 - 特許庁

To finely adjust a phase of a clock according to a use condition in a memory module on which a memory element group operating synchronously with a clock signal is mounted.例文帳に追加

クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールにおいて、その使用条件に応じてクロックの位相を微調整することができるようにする。 - 特許庁

Subscan chains between which the difference in the number of delay elements from a clock supply point S of the clock tree T is minimum (that is, the difference is one stage) are mutually connected.例文帳に追加

また、クロックツリーＴのクロック供給点Ｓからの遅延素子数の相対的な段数差が最小である（即ち、１段差の）サブスキャンチェーン同士を接続する。 - 特許庁

The clock signal 90 is divided into arithmetic intervals 215, and in this case each arithmetic interval 215 includes a predetermined number of clock pulses equal to the multiplier value.例文帳に追加

クロック信号（９０）は、演算インターバル（２１５）に分割され、この場合に、それぞれの演算インターバル（２１５）は、乗数の値に等しい所定数のクロックパルスを含んでいる。 - 特許庁

The frequency divided clock generating section 5 is configured to set the phase of the frequency divided clock to a specific phase in response to the result of detection by the timing detection/phase control section 4.例文帳に追加

該分周クロック生成部５は、タイミング検出・位相制御部４の検出結果に応じて、分周クロックの位相を特定の位相にセットするように構成されている。 - 特許庁

To suppress a wander and a jitter without a phase ripple of output clock by enabling the frequency at look to be maintained even if abnormality such as break, etc., occurs in an input clock.例文帳に追加

入力クロックに断等の異常が発生しても、ロック時の周波数を維持でき、出力クロックの位相変動がなく、ワンダ及びジッタを抑制できること。 - 特許庁