「Clock In」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

The synchronous memory device is constituted so that writing data proceeds simultaneously in the same direction as the receiving clock and reading data proceeds simultaneously in the same direction as the transmitting clock, also, data bits of the writing data and the reading data are received and transmitted conforming to dual edge transfer in which transfer is performed with a frequency being two times of a receiving clock and a transmitting clock.例文帳に追加

同期メモリ装置は、書込みデータが受信クロックと同じ方向に同時的に進行し、読取りデータが送信クロックと同じ方向に同時的に送信するように構成され、且つ、書込みデータおよび読取りデータのデータビットが、受信クロックおよび送信クロックの２倍の周波数で転送されるデュアル・エッジ転送に従って受信および送信される。 - 特許庁

A clock domain straddle analysis part 111 analyzes a clock domain straddle part that is a boundary of each clock domain based on circuit data of the asynchronous circuit, and a pseudo-metastable generation circuit insertion part 113 generates circuit data wherein a pseudo-metastable generation circuit generating a signal in time of a metastable in a pseudo state is inserted in a following stage of the clock domain straddle part.例文帳に追加

非同期回路の回路データに基づいてクロックドメイン跨り解析部１１１がクロックドメインのそれぞれの境界であるクロックドメイン跨り箇所を解析し、疑似メタステーブル発生回路挿入部１１３がクロックドメイン跨り箇所の後段にメタステーブル時の信号を疑似的に発生する疑似メタステーブル発生回路を挿入した回路データを生成する。 - 特許庁

The driving controller reduces the frequency of the driving clock DCLK of the voltage generator in the readout period RD as compared with the frequency of the driving clock in a period other than the readout period.例文帳に追加

駆動制御部は、読み出し期間における電圧生成部の駆動クロックの周波数を、読み出し期間以外の期間における駆動クロックの周波数に比べて低速にする。 - 特許庁

To provide a portable communication terminal capable of correcting a low speed clock in a simple circuit arrangement, using a high speed clock operative at a high accuracy only in a specified time zone.例文帳に追加

簡易な回路構成で低速のクロックを高精度で所定の時間帯でしか動作しない高速のクロックを用いて修正することのできる携帯通信端末装置を提供する。 - 特許庁

The server rack system sets the CPU clock frequencies of a plurality of servers while shifting the frequencies in each predetermined shift width, and controls the CPU clock frequencies of the plurality of servers to circulate the frequencies in each constant time.例文帳に追加

複数のサーバのＣＰＵクロック周波数を所定シフト幅づつずらして設定し、且つ、複数のサーバのＣＰＵクロック周波数を一定時間毎に巡回させるように制御する。 - 特許庁

A system controller IC 1 transfers data to an IC 2 in periods of a Hi pulse of a clock 56 through an external bus line 51 and to an IC 3 in Lo pulse periods of the clock 56.例文帳に追加

システムコントローラＩＣ１から外部データバスライン５１を介して、クロック５６のＨｉパルスの期間にＩＣ２へのデータを、クロック５６のＬｏパルス期間にＩＣ３へのデータを転送する。 - 特許庁

The correction part 60 corrects a control signal used in the generation part 20 in such a way that a device clock signal is adjusted to a reference clock signal (1 Hz).例文帳に追加

機器クロック信号修正部６０は、機器クロック信号生成部２０で用いられる制御信号を、機器クロック信号を基準クロック信号（１Ｈｚ）に合わせるように補正する。 - 特許庁

To provide a display controller capable of preventing malfunction in a display panel operating in synchronization with a display clock signal even when the frequency of the display clock signal is dynamically switched.例文帳に追加

表示用クロック信号の周波数を動的に切り換えても、表示用クロック信号に同期して動作する表示パネルにおける誤動作を防止できる表示コントローラを提供する。 - 特許庁

To provide a clock negative booster circuit which is simple and small in circuit configuration, in which rise time of a well bias voltage is short, and capable of supplying a stable negative booster clock.例文帳に追加

回路構成が簡易、小型でウェル・バイアス電圧の立ち上がり時間が短く、安定した負昇圧クロックを供給することが可能なクロック負昇圧回路を提供する。 - 特許庁

To provide an in-vehicle clock synchronization system capable of synchronizing various clocks mounted in a car with the time of the most precise clock among the clocks.例文帳に追加

車両に装備される多様な時計装置において、最も精度の高い時計の時刻に他の時計を同期させることができる自動車内時計の同期システムを提供すること。 - 特許庁

A master circuit 10 comprises a differential amplification circuit 10a for taking in an output of the frequency division circuit in response to a clock CK+ and a latch circuit 10b for holding an output of the differential amplification circuit during a clock period.例文帳に追加

マスター回路10は、クロックCK+に応答して分周回路の出力を取り込む差動増幅回路10aと、クロック周期の間差動増幅回路の出力を保持するラッチ回路10bとから成る。 - 特許庁

In the magneto-optical disk device 100, an optical head 101 irradiates the magneto-optical recording medium 10 with the pulsed light in synchronization with a delay clock having a phase changed from that of a clock CLK.例文帳に追加

光磁気ディスク装置１００において、光学ヘッド１０１は、クロックＣＬＫの位相を変化させた遅延クロックに同期してパルス光を光磁気記録媒体１０に照射する。 - 特許庁

In such an usual state that the time information is not sent from the remote control device 4, the time setting is carried out, on the basis of a built-in clock of the clock section 33, and the set time information is displayed on the displaying section 27.例文帳に追加

通常、リモコン装置４から時刻情報の送信がないときは、時計部３３の内蔵時計に基づいて時間設定が行われ、表示部２７に表示される。 - 特許庁

To achieve pull in of a PLL circuit for clock reproduction in a short period of time, to improve the precision of its frequency control, and to obtain a stable clock signal.例文帳に追加

クロック再生のためのＰＬＬ回路の引き込みを短時間で実現し、かつその周波数制御の精度を改善するとともに、安定したクロック信号が得られるようにする。 - 特許庁

The information extraction device 100 calculates ratios of variations in the two types of clock frequencies to variations in the execution times (processing efficiency) for every function as clock frequency dependence degrees.例文帳に追加

そして、情報抽出装置１００は、２種類のクロック周波数の変化量と実行時間（処理効率）の変化量との割合をクロック周波数依存度として関数ごとに算出する。 - 特許庁

To provide a circuit capable of performing phase shift more accurately over the entire range between 0 and 2π in a clock in a clock phase shift circuit provided with a PLL circuit and a frequency division counter.例文帳に追加

ＰＬＬ回路と分周カウンタを具備したクロック位相シフト回路において、０〜２πの全範囲に渡って、しかも、より正確に位相シフトができる回路を提供すること。 - 特許庁

The data processing device outputs a command and an address signal from a command and an address terminal in a first frequency and outputs a clock signal from a clock terminal in a second frequency.例文帳に追加

データ処理デバイスはコマンド及びアドレス端子から第１の周波数でコマンド及びアドレス信号を出力し、前記クロック端子から第２の周波数でクロック信号を出力する。 - 特許庁

A clock from an oscillator (1) 11 is selected by a selector 13, an input image is processed by an image processing circuit (1) 15 in accordance with the clock and then an image for a frame is retained in an image memory 16.例文帳に追加

発振器(1)１１からのクロックを選択器１３により選択し、クロックに従い入力画像を画像処理回路(1)１５で処理後、画像メモリ１６へフレーム分の画像を保存する。 - 特許庁

The spiral spring accumulative residual quantity indication means 4 is moved in parallel in the extension surface of the dial face 8 of in the dial 8 side of the clock.例文帳に追加

ぜんまい蓄積残量表示手段４が時計の文字板８側で該文字板８の延在面に平行に移動される。 - 特許庁

Thus, the control voltage VCNT is stabilized in a short time, after the phase pull-in operation in the respective cycles of the reference clock ϕREF.例文帳に追加

これにより、基準クロックφREF の各周期における位相引き込み動作後、短時間で制御電圧ＶCNT が安定化される。 - 特許庁

In each data driver 3, the internal latch signal is generated in synchronization with the clock signal CLK in response to a latch signal LS.例文帳に追加

各データドライバ３において、ラッチ信号ＬＳに応答しクロック信号ＣＬＫに同期して内部ラッチ信号が生成される。 - 特許庁

In the following examples, a terminal emulator is placed in roughly the center of the screen and a load average monitor, mailbox, and clock are placed in the upper right hand corner:例文帳に追加

次の例は、端末エミュレータを大体画面の中央に配置し、ロードアベレージモニタとメールボックス、時計を右上隅に配置する。 - XFree86

This device has a burst mode for serially reading data of a plurality of bits in fixed order in synchronization with both edges of a clock.例文帳に追加

複数ビットのデータをクロックの両エッジに同期して固定順序でシリアルに読み出すバーストモードを有する。 - 特許庁

In such a case, an adjustment section for phase matching is inserted into the clock signal azck in a blanking period.例文帳に追加

ここで、クロック信号ａｚｃｋはブランキング期間で位相合わせのため調整区間が挿入されている。 - 特許庁

Meanwhile, a reference clock is inputted in a down input part (the other input part) D in the up-down counter 10.例文帳に追加

他方アップ・ダウンカウンタ１０において、ダウン入力部（他方の入力部）Ｄには参照クロックが入力される。 - 特許庁

To provide an electronically controlled mechanical clock having high- speed response in speed governing control, and allowing reduction in a cost.例文帳に追加

調速制御の応答性が速く、かつコストも低減できる電子制御式機械時計を提供すること。 - 特許庁

A data pattern generation circuit 10 generates parallel data in response to the trigger signal and in accordance with the reference clock.例文帳に追加

データ・パターン発生回路１０では、トリガ信号に応じて、基準クロックに従って並列データを発生する。 - 特許庁

In addition, a separate active clock is not utilized for driving the register, resulting in the reduction of power consumption.例文帳に追加

また、レジスタの駆動において、別途のアクティブクロックを利用しないことによって、消費電力を減少させうる。 - 特許庁

To provide a small-area clock phase delay circuit which is high in resolution, reduced in the fluctuation of the resolution.例文帳に追加

高分解能で且つその分解能のばらつきを抑えた小面積型のクロック位相遅延回路を提供する。 - 特許庁

Same results are written in latches 146, 148 during a test time and they are read out alternately in accordance with a clock signal.例文帳に追加

テスト時にはラッチ１４６、１４８に同じ結果が書込まれ、クロック信号に応じて交互に読み出される。 - 特許庁

In general, P DDR-SDRAM chips running at a 1.5 clock rate are used to store the frame data in N frames.例文帳に追加

一般的に、１．５クロック速度で作動するＰ個のＤＤＲ−ＳＤＲＡＭチップは、Ｎフレーム中に保存される。 - 特許庁

In the clock control circuit 10, the CLK is masked by writing in an internal register to stop the CLKOUT.例文帳に追加

クロック制御回路１０において、ＣＬＫは内部レジスタへの書込によってマスクされ、ＣＬＫＯＵＴが停止する。 - 特許庁

Identical delay elements 26 receiving the IF clock in inputs are connected in series to form a second group.例文帳に追加

ＩＦクロックを入力に受ける同様の遅延要素26が直列に接続されて、第２の群が形成される。 - 特許庁

In the clock supply circuit, correspondence between a frequency mode and a processing mode of a CPU 20 is stored in a storage circuit 103.例文帳に追加

記憶回路１０３において、ＣＰＵ２０の処理モードと周波数モードとの対応づけが記憶されている。 - 特許庁

The time information in S25 is sent by the radio controlled clock onto the LAN in a predetermined cycle (e.g., 24 hours).例文帳に追加

Ｓ２５における時刻情報は、電波時計が所定の周期（例えば、２４時間）でＬＡＮ上に送出する。 - 特許庁

The time in a day is obtained by a real time clock in the phone exchange system or by communication with the phone exchange system.例文帳に追加

１日の中の時間は電話交換システム内の実時間クロック又は、電話交換システムとの通信で得られる。 - 特許庁

a second (as measured by an atomic clock) added to or subtracted from Greenwich Mean Time in order to compensate for slowing in the Earth's rotation 例文帳に追加

地球の自転の遅延を補うため、グリニッジ標準時に加えたり引いたりする秒（原子時計で計る） - 日本語WordNet

To provide a digital signal processing apparatus for controlling a frequency of a clock signal in a receiver side apparatus in compliance with a residual capacity of a buffer memory.例文帳に追加

バッファメモリの残量に対応して受信側機器におけるクロック信号の周波数を制御する。 - 特許庁

In the operation, the control terminal 2 acquires the time information and synchronizes the time of the built-in clock 21.例文帳に追加

この動作により、制御端末２は時刻情報を取得して内蔵時計２１の時刻合わせを行う。 - 特許庁

A phase correction circuit 21 inputs the input clock signal CLKi and the output clock signal CLKo and in the case where the phases of the input clock signal CLKi and the output clock signal CLKo are deviated after a DLL circuit is put into a locked state, the phase of the input clock signal CLKi is corrected on the basis of the phase of the output clock signal CLKo and output to the voltage control delay circuit 14.例文帳に追加

位相補正回路２１は、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏを入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏの位相がずれた場合に、出力クロック信号ＣＬＫｏの位相に基づいて入力クロック信号ＣＬＫｉの位相に補正を加え、電圧制御遅延回路１４に出力する。 - 特許庁

According to the invention, a command signal can be subjected to a latch operation in synchronization with a clock signal not subjected to frequency division not because a command signal is latched in synchronization with a clock signal subjected to frequency division but because the command generation circuit is activated in synchronization with the clock signal subjected to frequency division.例文帳に追加

本発明によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。 - 特許庁

A timing signal generation section 114 accepts delay setting changed in accordance with magnification in the main scanning direction and computes a clock count of the reference clock necessary for delay setting, when the magnification of an image in the main scanning direction is changed by the change of the synchronous clock.例文帳に追加

タイミング信号生成部１１４は、同期クロックの変更により画像の主走査方向の倍率を変更する場合に、主走査方向の倍率に応じて変更された遅延設定を受け入れて、遅延設定に対して必要な基準クロックのクロック数を算出する。 - 特許庁

An STC control unit 21 extracts the value of the system clock added in the buffer and a predetermined clock reference value from the packet sent from a TS packet input unit 4, compares these values and corrects the system clock reproduced in the STC reproducing unit 10 in accordance with a difference thereof.例文帳に追加

ＳＴＣ制御部２１は、ＴＳパケット入力部４から送られてくるパケットから、上記バッファにおいて付加されたシステムクロックの値と所定のクロック基準値とを取り出して比較し、その差に応じてＳＴＣ再生部１０で再生されるシステムクロックを補正する。 - 特許庁

The endoscope is provided with a frequency converter 7 that generates a horizontal clock signal with about 15 MHz in a standard mode and a clock signal with about 60 MHz in a high frame mode and reads picture data by using the clock frequencies in the high frame mode and the standard mode from a CCD 30 with 800,000 pixels.例文帳に追加

例えば、標準モードの約１５ＭＨｚの水平クロック信号と高フレームモードの約６０ＭＨｚのクロック信号を形成する周波数コンバータ７を備え、例えば８０万画素のＣＣＤ３から、上記高フレームモードと標準モードのクロック周波数を用いて画像データを読み出す。 - 特許庁

To highly accurately synchronize a first clock 101 and a second clock 201 incorporated in a first reception device 100 and second reception devices 200d and 200e fixed and installed in a sensor network system with a third clock 301 incorporated in a transmission device 300.例文帳に追加

センサーネットワークシステムにおいて、固定設置された第一の受信装置１００及び第二の受信装置２００ｄ、２００ｅの内蔵する第一の時計１０１及び第二の時計２０１を、送信装置３００の内蔵する第三の時計３０１に高精度に同期させる。 - 特許庁