「Clock In」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

A data transfer system comprises a data transmitting section for transmitting a second clock signal generated by frequency-dividing a first clock signal and a data signal containing 2 bits in each cycle of the second clock signal, and a data receiving section for receiving the second clock signal and the data signal and detecting the 2 bits contained in the data signal independently for each cycle of the second clock signal.例文帳に追加

データ転送システムは、第１のクロック信号を分周して生成された第２のクロック信号と、第２のクロック信号の１サイクル毎に２ビットを含むデータ信号と、を送信するデータ送信部と、第２のクロック信号及びデータ信号を受信し、データ信号に含まれる２ビットを第２のクロック信号の１サイクル毎に独立して検出するデータ受信部と、を備える。 - 特許庁

In a condition that the power supply voltage is not supplied from the switching power supply 101 to a second clock generation circuit 105 when the power supply is turned on, a first clock generation circuit 104 generates the clock signal of a frequency established beforehand in the first clock generation circuit 104 without using a clock signal from a frequency dividing circuit 103, and operates the switching power supply 101.例文帳に追加

電源投入時においてスイッチング電源１０１から第２クロック生成回路１０５に電源電圧が供給されていない状態においては、第１クロック生成回路１０４は、分周回路１０３からのクロック信号を使用せずに、第１クロック生成回路１０４に予め設定されている周波数のクロック信号を生成し、スイッチング電源１０１を動作させる。 - 特許庁

A VCO 70 generates a reference clock signal CLOCK, which is voltage-divided according to resistance values of resisters 68, 69 connected in series and has a frequency proportional to a charging voltage Vm of the capacitor 67, and a MPU 40 operates in accordance with the reference clock signal CLOCK, and the MPU 40 generates/stops a boosting clock signal FCT for charging the capacitor 67.例文帳に追加

コンデンサ６７の、直列接続された抵抗６８，６９の抵抗値に応じて分圧され充電電圧Ｖｍに応じた周波数の基準クロック信号ＣＬＯＣＫをＶＣＯ７０で生成し、その基準クロック信号ＣＬＯＣＫに従ってＭＰＵ４０が動作し、そのＭＰＵ４０によりコンデンサ６７を充電するための昇圧用クロック信号ＦＣＴの生成、停止を行なう。 - 特許庁

The oscillation circuit includes a clock oscillator 23 for outputting a main clock of an oscillation frequency switched in response to a frequency selection signal, and a frequency dividing circuit 24 for outputting a sub clock divided from the main clock at a frequency dividing ratio switched in response to the frequency selection signal, and the frequency of the sub clock is constant whether the oscillation frequency is high or low.例文帳に追加

周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器２３と、前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路２４とを有し、前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定とした。 - 特許庁

The signal multiplexing circuit is provided with a first selector circuit for multiplexing two data signals in synchronism with a first clock signal, a second selector circuit for multiplexing two data signals in synchronism with a second clock signal, and a clock control circuit for generating the first clock signal and the second clock signal as the signals whose phases are shifted for 90° from each other.例文帳に追加

信号多重化回路は、第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、第１のクロック信号と第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路を含むことを特徴とする。 - 特許庁

The microcomputer unit 2 controls reception means 5 receiving the clock signal output by the external clock unit 3, sets an operation mode to a normal operation mode in which the clock signal is supplied to each means or to a low power consumption operation mode in which the supply of the clock signal to each means is stopped, and outputs an operation mode signal according to the operation mode to the external clock unit 3.例文帳に追加

マイコン部２は、外部クロック部３が出力するクロック信号を受信する受信手段５を制御し、各手段にクロック信号を供給する通常動作モードか各手段へのクロック信号の供給を停止する低消費電力動作モードかの動作モードを設定し、その動作モードに応じた動作モード信号を外部クロック部３に出力する。 - 特許庁

To change over a clock-dependent source in a further small number of stations by looking over the whole of a network when degradation of frequency accuracy of a clock hierarchically occurs in not only a certain station in the network but also lower stations thereof in the case where the frequency variation of the clock (degradation of frequency accuracy) occurs in the station.例文帳に追加

ネットワーク内の或る局においてクロックの周波数変動（周波数精度の劣化）が生じた場合において、当該局のみならず、その下位局など、階層的にクロックの周波数精度の劣化が生じる場合に、網全体を見渡し、より少ない局でのクロック従属元の切替を行う。 - 特許庁

When the phase difference of a reference clock signal and the frequency divided clock signal is settled within a prescribed range, the phase detector 20 sets this frequency dividing ratio at a fixed value but in the other case, the frequency dividing ratio is variably controlled and the frequency divided clock signal is synchronized with the reference clock signal.例文帳に追加

位相検出器２０は、基準クロック信号と分周クロック信号との位相差が所定の範囲内にある場合にはこの分周比を固定値に設定し、それ以外の場合には分周比を可変に制御して基準クロック信号に分周クロック信号を同期させる。 - 特許庁

To provide a clock transmission circuit capable of performing transmission even when the upper limit of an operation frequency for a signal voltage conversion circuit is lower than the frequency of a clock desired to be transmitted in a clock transmission circuit transmitting a clock between two logical circuits operating with different signal voltages.例文帳に追加

異なる信号電圧で動作する２つの論理回路間でクロックを伝送するクロック伝送回路において、信号電圧変換回路の動作周波数の上限が伝送したいクロックの周波数より低い場合でも伝送可能なクロック伝送回路を提供する。 - 特許庁

In this spread spectrum signal for clock, an internal clock 124 is generated by switching an output 122 of a delay element 102 as a delayed clock and a system clock 121 inputted from the outside by defining an outputted signal of a pseudo random signal generator 104 as a control signal by a selector 103.例文帳に追加

遅延したクロックである遅延素子１０２の出力１２２と、外部から入力されたシステムクロック１２１を、擬似ランダム信号発生器１０４の出力信号を制御信号とし、セレクタ１０３で切り替え、内部クロック１２４を発生させるクロックのスペクトラム拡散回路。 - 特許庁

In a clock change register 10, a setting value is initialized when power is applied to a microcomputer 1A and a clock change circuit 7 selects a clock signal from an oscillation circuit 6 according to the initialized value of the clock change register 10 when the power is applied to the microcomputer 1A.例文帳に追加

クロック切換レジスタ１０が、マイクロコンピュータ１Ａに電源が投入されると設定値が初期化され、クロック切換回路７が、マイクロコンピュータ１Ａに電源が投入されると、クロック切換レジスタ１０の初期化された値に応じて、発振回路６からのクロック信号を選択する。 - 特許庁

Those phase-advanced clock signals b1-bn are selected by a clock selecting part 2B on the basis of a selection control signal from a delay detecting part 2C which compares the rise time of a clock signal c outputted in a timing at the time of design and a clock signal d which has been subjected to countermeasures to noise.例文帳に追加

これらの進相クロック信号ｂ１〜ｂｎは、クロック選択部２Ｂにて設計時のタイミングで出力されるクロック信号ｃとノイズ対策されたクロック信号ｄとの立ち上がり時間を比較する遅延検出部２Ｃからの選択制御信号に基づき選択される。 - 特許庁

When the vehicle control device 1 receives a standby instruction, the processor 11 reads a minimum clock frequency stored in a ROM 13, sets it to the clock signal generation circuit 12, and executes the processing of each function according to the clock signal supplied from the clock signal generation circuit 12.例文帳に追加

また、車両制御装置１が待機指示を受け付けた場合、プロセッサ１１は、ＲＯＭ１３に記憶してある最低クロック周波数を読み出してクロック信号発生回路１２に設定し、クロック信号発生回路１２から供給されるクロック信号に従って各機能の処理を実行する。 - 特許庁

To provide an integrated circuit which is capable of informing a microcomputer that clock supply is abnormal by directly detecting the supply state of a clock supplied from the microcomputer and detecting an operation abnormality in the circuit and a supply abnormality of the clock (disconnection of a clock line) distinctively from each other.例文帳に追加

マイコンから供給されてくるクロックの供給状態を直接検知して、回路内部の動作異常とクロックの供給異常（クロック線の断線）とを区別して検知して、クロックの供給異常をマイコンに通知することのできる集積回路を提供すること。 - 特許庁

The clock control unit 100 controls the clock supply unit 110 so as to supply the operation clock 160 to the IF units of a high-frequency use group HG in a deep standby mode 84 and so as to stop the operation clock 160 to the IF units of a low-frequency use group LG.例文帳に追加

クロック制御ユニット１００は、ディープスタンバイモード８４において高頻度使用グループＨＧのＩＦユニットに動作クロック１６０を供給し、低頻度使用グループＬＧのＩＦユニットに対する動作クロック１６０を停止するようにクロック供給ユニット１１０を制御する。 - 特許庁

In a phase determination apparatus 101 which determines a phase of an operating clock DQS1 from a system clock SCLK1 and the operating clock DQS1 of a device 1, the phase is notified to a noise determination section 103 for determining whether or not the phase of the operating clock DQS1 is affected by noise or jitter.例文帳に追加

１０１は装置１のシステムクロックＳＣＬＫ１と動作クロックＤＱＳ１から、動作クロックＤＱＳ１の位相を判断する位相判断装置であり、動作クロックＤＱＳ１の位相がノイズやジッタの影響を受けたか否かを判断するためのノイズ判断部１０３に対して通知する。 - 特許庁

The discrimination circuit 10 monitors a state of an object clock CLK2 based on the fixed clock CLK1 which is always input, and discriminates whether the object clock CLK2 is in an input stop condition, or a frequency of the object clock CLK2 is out of a range of predetermined frequency or not.例文帳に追加

判定回路１０では、その常時入力される固定クロックＣＬＫ１に基づいて対象クロックＣＬＫ２の状態を監視し、対象クロックＣＬＫ２が入力停止状態にあるか、もしくは対象クロックＣＬＫ２の周波数が所定の周波数の範囲外にあるか否かを判断する。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

The intermittent clock generation section masks the clock pulse of the clock signal having the second frequency at a prescribed interleave rate for a prescribed period from the time when the frequency was switched to the second frequency, in the case of the first frequency of the clock signal being switched to the second frequency.例文帳に追加

そして、間欠クロック生成部は、クロック信号の周波数が第１の周波数から第２の周波数に切り替わる場合に、第２の周波数に切り替わる時点から所定の期間、第２の周波数を有するクロック信号のクロックパルスを所定の間引き率でマスクすることを特徴とする。 - 特許庁

In this transmission device, a first parallel data signal of N bits (N is a natural number) is subjected to parallel/serial conversion with a first conversion clock obtained by subjecting a reference clock to N multiplication, and a second parallel data signal of N×K (K is a natural number) bits is subjected to parallel/serial conversion with a second conversion clock obtained by subjecting the reference clock to N×K multiplication.例文帳に追加

Ｎ（Ｎは自然数）ビットの第１のパラレルデータ信号を、基準クロックをＮ逓倍した第１変換クロックでパラレル／シリアル変換を行い、Ｎ×Ｋ（Ｋは自然数）ビットの第２のパラレルデータ信号を、基準クロックをＮ×Ｋ逓倍した第２変換クロックでパラレル／シリアル変換を行う。 - 特許庁

In the timing generator circuit which is formed on the insulating substrate and generates output pulses SRFFiout to SRFFnout of different frequencies based on the master clock MCK, at first, a clock generation part 11 generates an operation clock operating on a frequency slower than the master clock MCK.例文帳に追加

絶縁基板上に形成され、マスタークロックＭＣＫに基づいて周波数が異なる出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生するタイミング発生回路において、先ず、クロック生成部１１でマスタークロックＭＣＫよりも遅い周波数の動作クロックを生成する。 - 特許庁

To provide 5 clock generating circuit which can generate a clock enabling accurate delivery of data even if the phase of an input clock is not stable in a semiconductor integrated circuit for communication having a buffer for fetching input data, based on an input clock, and outputting the data.例文帳に追加

入力クロックに基づいて入力データを取り込んで出力するバッファを有する通信用半導体集積回路において、入力クロックの位相が安定していない場合においても正確なデータの受渡しを可能にするクロックを生成可能なクロック生成回路を提供する。 - 特許庁

When the clock rate for the CPU is changed, image drawing speed also is changed, and therefore the processing wait is extended (ST8, ST4) if the clock rate is high, while the processing wait is shortened (ST6, ST4) if the clock rate is low, thus causing the change in the clock rate to be apparently unnoticeable.例文帳に追加

ＣＰＵのクロックを変化させると、画面描画の速度も変化するので、クロックが高い場合には処理ウエイトを長くし（ＳＴ８、ＳＴ４）、クロックが低い場合には、処理ウエイトを短くして（ＳＴ６、ＳＴ４）見かけ上クロックの変化を感じさせないようにする。 - 特許庁

In the clock changing circuit, odd-numbered and even-numbered routes are alternatively and selectively controlled to be subjected to parallel/serial conversion with a one multiplied definer signal (×)DEF synchronized with a two multiplied clock CLK (×2) to securely change a one multiplied clock CLK (×1) of two routes to a two multiplied clock (×2) of one route.例文帳に追加

２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）ＤＥＦで、奇数番号ルートと偶数番号ルートとが交互に選択制御されてパラレル／シリアル変換され、２ルートの１逓倍クロックＣＬＫ（×１）から１ルートの２逓倍クロック（×２）に確実に乗換えられる。 - 特許庁

Only for a specified pixel clock in a data region constituted of a plurality of continuous pixel clocks, phase correction of pixel clock is performed at the timing of a clock signal from a high frequency clock generating means and its correction start timing is differentiated for each data region of different time series.例文帳に追加

複数の連続した画素クロックから構成されるデータ領域の特定の画素クロックのみに対し、画素クロックの位相の補正を、高周波クロック生成手段からのクロック信号のタイミングにより行い、且つ、その補正開始タイミングを時系列の異なる上記データ領域毎に異ならせる。 - 特許庁

When a firmware sets the time made by subtracting time necessary for clock start/restart from time necessary for seek to a timer 8 provided in HDC2, and after a timer 9 has been up, the formatter section clock 20 and the ECC section clock 21 are restarted by the clock stop gate 9.例文帳に追加

ファームウェアがシークに必要な時間からクロック起動／再開に必要な時間を差し引いた時間をＨＤＣ２に設けたタイマー８にセットして、タイマー９がタイムアップした後、フォーマッタ部用クロック２０及びＥＣＣ部用クリック２１をクロック停止ゲート９により再起動させる - 特許庁

A fastest clock selecting means 111 transmits only a clock signal of a highest frequency among input clock signals A4-A6 which are asynchronous to one another but in a frequency relation where frequencies are not largely different, as a fastest clock signal together with data input signals A1-A3.例文帳に追加

最速クロック選択手段１１１は、互いに非同期であるが、大きく周波数の違わない周波数関係にある入力クロック信号Ａ４〜Ａ６のうち、最も周波数の高いクロック信号だけを最速のクロック信号として、データ入力信号Ａ１〜Ａ３と共に送信する。 - 特許庁

The clock signal generating portions count the clock of an internal self-propelled clock source 1-4, and input the low-level signal to reset terminals of flip-flop circuits 1-12 and 1-22 in a timing less than one cycle of the slave synchronization clock signal to make them forcibly output the low-level signal.例文帳に追加

クロック信号生成部は、内部自走クロック源１−４のクロックをカウントして従属同期クロック信号の１周期未満のタイミングでローレベル信号をフリップフロップ回路１−１２，１−２２のリセット端子に入力して強制的にローレベル信号を出力させる。 - 特許庁

In addition, since it is clear which signal source a clock synchronization element (flip-flop) to which clock is supplied from the logic circuit synchronizes with to operate, a clock tree with small clock skew and little power consumption is easily configured so that a circuit malfunction resulting from timing violation can be prevented.例文帳に追加

また、論理回路からクロックが供給されるクロック同期素子（フリップフロップ）が、どちらの信号源に同期して動作するかが分かるため、クロックスキューが小さく、消費電力が少ないクロックツリーを簡単に構成してタイミング違反による回路誤動作を防ぐことができる。 - 特許庁

The delay clock generating circuit has a plurality of delay buffers interconnected in series, inputs the clock signal that is input into the calculating circuit, propagates the plurality of delay buffers, delays the phase of the clock signal by a phase delay amount, and outputs a delay clock signal.例文帳に追加

遅延クロック生成回路は、直列に接続される複数の遅延バッファを備え、算出回路に入力される前記クロック信号を入力し、複数の遅延バッファを伝搬させて、前記クロック信号を位相遅延量だけ位相を遅延して、遅延クロック信号を出力する。 - 特許庁

A sampling clock generation circuit 83 generates eight sampling clocks whose phases are different from each other, and a selection circuit 84 selects the sampling clock whose phase is the most separate from the sampling clock in which the synchronization pulse can not be sampled out of the eight sampling clocks as an optimum sampling clock.例文帳に追加

サンプリングクロック生成回路８３が互いに位相が異なる８個のサンプリングクロックを生成し、選択回路８４が、８個のサンプリングクロックのち、同期パルスをサンプリングすることができなかったサンプリングクロックから最も位相が離れたサンプリングクロックを最適なサンプリングクロックとして選択する。 - 特許庁

A flip-flop moving means 104 refers to the arrangement result of logic cells and flip-flops and the arrangement/wiring result of a clock distribution circuit, supplying a clock signal to the flip-flops so as to move the flip-flops around a clock drive buffer in the final stage of the clock distribution circuit.例文帳に追加

フリップフロップ移動手段１０４は、論理セル及びフリップフロップの配置結果と、フリップフロップに対してクロック信号を供給するクロック分配回路の配置配線結果とを参照し、フリップフロップを、クロック分配回路における最終段のクロック駆動バッファ周辺に移動する。 - 特許庁

In this integrated circuit device, the variable delay circuit inside the DLL circuit is omitted, instead a first reference clock N2 is generated by frequency-dividing a real clock N1 instead and a second reference clock N5 is generated by frequency-dividing timing signals N4 generated from the variable delay circuit 2 where the real clock passes through.例文帳に追加

ＤＬＬ回路内の可変遅延回路を省略し、代わりにリアルクロックＮ１を分周して第１の基準クロックＮ２を生成し、該リアルクロックが通過する可変遅延回路２から生成されるタイミング信号Ｎ４を分周して第２の基準クロックＮ５を生成する。 - 特許庁

The clock disk 41 which obtains the clock signal at the time of writing the servo signal in a flexible disk 21 and a cover 45 which covers a timing detecting means 4 by the clock head 42 are installed, clean air passing through a rotating means 3 is sent within the cover 45, and adhesion of the dirt on the clock disk 41 is prevented.例文帳に追加

フレキシブルディスク21にサーボ信号を書き込む際のクロック信号を得るクロックディスク41とクロックヘッド42によるタイミング検出手段４を覆うカバー45を設置し、カバー45内に回転駆動手段３を経たクリーンエアを送給し、クロックディスク41への塵埃の付着を阻止する。 - 特許庁

A phase error correction circuit 12 detects a phase difference between a reference clock signal PREF and a multiplied clock signal POUT, and makes correction multiple times in one control cycle to synchronize an output phase of the multiplied clock signal POUR with the reference clock signal PREF depending on the phase difference.例文帳に追加

位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＲの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行する。 - 特許庁

The electronic apparatus comprises: a system clock oscillator 4 that oscillates a system clock signal; a DC/DC converter 2 that includes an NPN transistor TR1 whose on-operation and off-operation are switched according to the system clock signal; and an IC 5 that operates in timing for internal processing on the basis of the system clock signal.例文帳に追加

システムクロック信号を発振するシステムクロック発振器４と、前記システムクロック信号に応じてＯＮ／ＯＦＦが切り替わるＮＰＮ形トランジスタＴＲ１を有するＤＣ／ＤＣコンバータ２と、前記システムクロック信号に基づいて内部処理のタイミングをとって動作するＩＣ５とを備える。 - 特許庁

A delay clock signal 201, in which the second clock signal 103 is delayed with designated quantity, and the first clock signal 102 are combined by an exclusive or circuit 301 and outputted as the signal with the designated duty ratio on the same frequency as the input clock signal 101.例文帳に追加

前記第２のクロック信号１０３を所定量遅延させた遅延クロック信号２０１と第１のクロック信号１０２とを排他的論理和回路３０１により合成し、入力クロック信号１０１と同じ周波数で所定のデューティ比の信号として出力させる。 - 特許庁

Furthermore, the battery pack outputs the information signal to the electric equipment 20 via the transmitter 15, based on the clock pulse of the built-in clock circuit 14, without detecting the request signal of the electric equipment 20 and without synchronizing the clock circuit 14 with the clock of the electric equipment 20.例文帳に追加

さらに、パック電池は、電気機器２０の要求信号を検出することなく、また、クロック回路１４を電気機器２０のクロックに同期させることなく、内蔵するクロック回路１４のクロックパルスに基づいて送信部１５を介して情報信号を電気機器２０に出力している。 - 特許庁

In a scan path test, the semiconductor integrated circuit device is provided with the number of the terminals of a test clock SCLK which is fewer than the number of domains of user clocks (UCLK1 to UCLK3) and comprises a test clock control circuit (TCLKCTL) for controlling whether a pulse of the test clock SCLK is allowed to propagate through a test clock line or to be cut off.例文帳に追加

スキャンパステストの際、ユーザクロック（ＵＣＬＫ１〜ＵＣＬＫ３）ドメイン数よりも少ない数のテストクロックＳＣＬＫの端子を確保し、テストクロックライン上にテストクロックＳＣＬＫのパルスを伝播するか遮断するかを制御するテストクロック制御回路（ＴＣＬＫＣＴＬ）を備えている。 - 特許庁

The semiconductor integrated circuit device 100 includes a clock input 31 into which a clock signal CLK is input, a plurality of unit chip regions 40 arranged in a matrix form, and a first clock wiring network 30 which connects the clock input 31 to a plurality of the unit chip regions 40.例文帳に追加

半導体集積回路装置１００は、クロック信号ＣＬＫが入力されるクロック入力部３１と、マトリックス状に配置される複数の単位チップ領域４０と、そのクロック入力部３１と複数の単位チップ領域４０を接続する第一クロック配線網３０とを備える。 - 特許庁

To surely suppress EMI noise in a clock transmission device 61 that divides a clock CLK1 into a clock CLK2 with a frequency divider 14, and transmits it so as to suppress the EMI noise for sharing the clock CLK1 without frequency fluctuations between devices 11, 21.例文帳に追加

デバイス１１，２１間で周波数ゆらぎのないクロックＣＬＫ１を共用するにあたって、該クロックＣＬＫ１を分周器１４でクロックＣＬＫ２に分周して伝送することでＥＭＩノイズを抑制するようにしたクロック伝送装置６１において、前記ＥＭＩノイズを確実に抑制する。 - 特許庁

An optimum clock among a plurality of clocks obtained by delaying the reference clock CLK with various amounts of delay different from one another is supplied to the F/F group 1 just after an input pin in accordance with the amount of delay to the reference clock CLK of the clock EXP-CLK inputted from the LSI of the preceding stage.例文帳に追加

前段のＬＳＩから入力されたクロックＥＸＰ−ＣＬＫの基準クロックＣＬＫに対する遅延量に応じて、基準クロックＣＬＫを互いに異なる遅延量で遅延させた複数のクロックのうち最適なクロックが入力ピン直後のＦ／Ｆ群１に供給される。 - 特許庁

A clock device (CLKE) 16 generates a clock of 200 Hz by using incoming information 18 to be received every 1.2 second from a public PHS base station (CS) 17 existing in the shortest distance as a reference clock, and supplies the clock through the IP-adaptor (ADP) 13 to the radio base station (BS) 14.例文帳に追加

クロック装置（ＣＬＫＥ）１６は最短距離に在る公衆ＰＨＳ基地局（ＣＳ）１７から１．２秒ごとに受信する着信情報１８を基準クロックとして２００Ｈｚのクロックを生成しＩＰ−アダプタ（ＡＤＰ）１３を介して無線基地局（ＢＳ）１４に供給する。 - 特許庁

In addition to standard Precision Time Protocol (PTP) synchronization messages or similar time synchronization messages, each clock regenerator stage receives a grand clock error message from the previous stage, updates this error message with its own stage clock error, and then transmits the updated grand clock error to the next stage.例文帳に追加

標準的な高精度時間プロトコル（ＰＴＰ）の同期メッセージまたは同様の時間同期メッセージに加えて、各クロック再生器ステージは、前のステージからグランドクロック誤差メッセージを受信し、その誤差メッセージを自身のステージクロック誤差で更新した後、更新後のグランドクロック誤差を次のステージに送信する。 - 特許庁

When the detected temperatures of the CPU cores 50 to 56 increase and arrive at a prescribed temperature, a clock setting register 92 in a CPU clock generation part 90 is set to maximum magnification and the CPU clock magnification values of the other clock setting registers 94, 96, 98 are reduced lower than the maximum magnification.例文帳に追加

検出したＣＰＵコア５０〜５６の温度が高くなり、所定の温度となったときに、ＣＰＵクロック生成部９０のクロック設定レジスタ９２を最高倍率とし、それ以外のクロック設定レジスタ９４，９６，９８のＣＰＵクロック倍率を最高倍率よりも下げる。 - 特許庁