「Clock In」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

When a power source is applied, first, this clock period adjusting data is read in a clock period adjusting data latch circuit 22, the clock generating circuit 20 is adjusted, and next, the data of a defective address or the like is read.例文帳に追加

電源が投入されると、最初にこのクロック周期調整データがクロック周期調整データラッチ回路２２に読み込まれ、クロック発生回路２０の調整がなされ、次いで不良アドレス等のデータが読み込まれる。 - 特許庁

There are some restored models of clocks displayed outside: the model of the water clock which was the oldest clock of Japan: a fire clock which was used in China; and many valuable genuine clocks, such as sun clocks and Japanese clocks, displayed inside. 例文帳に追加

日本最古の時計である漏刻の復元模型や中国で使われていた火時計の復元模型が屋外に展示されており、また日時計や和時計といった貴重な実物の時計を数多く展示している。 - Wikipedia日英京都関連文書対訳コーパス

A phase control circuit in the analog-digital converter stops the output of the other sampling clock signal to a sample hold circuit for a prescribed period after switching a selected sampling clock signal to the other sampling clock signal.例文帳に追加

アナログ・デジタル変換器の位相制御回路は、選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止する。 - 特許庁

To generate an SFQ clock signal having small clock jitter, and to supply the SFQ clock signal to the configuration SFQ functional circuit of an SFQ circuit in a single magnetic flux quantum circuit with magnetic flux quanta as information carriers.例文帳に追加

磁束量子を情報担体とする単一磁束量子回路において、クロッタジッタの少ないＳＦＱクロック信号を発生させ、且つ、そのＳＦＱクロック信号をＳＦＱ回路の構成ＳＦＱ機能回路に供給する。 - 特許庁

To perform a dynamic clock, voltage control and circuit clock adjustment of a small execution unit without lowering performance when a clock in a power saving mode shifts from an off state to an on state.例文帳に追加

省電力モードにおけるクロックがオフ状態から、オン状態に移行する時パフォーマンスを低下させることなく動的なクロック及び電圧制御と小さい実行単位での回路のクロック調整を可能にする。 - 特許庁

To make a 4 fsc frequency clock circuit for a YC separation unnecessary by providing only the clock circuit of a reference frequency (27 MHz) as an analog clock circuit in a composite analog/component digital image signal converter.例文帳に追加

コンポジットアナログ／コンポーネントデジタル映像信号変換装置において、アナログクロック回路として基準周波数（２７ＭＨｚ）のクロック回路のみとし、ＹＣ分離のための４ｆｓｃ周波数クロック回路を不要とする。 - 特許庁

A plurality of selection circuits switch clock signals to be supplied to each of the plurality of circuit blocks to one of an internal clock signal to be used in an actual operation, and a plurality of block scan clock signals.例文帳に追加

複数の選択回路は、制御信号に基づいて、複数の回路ブロックのそれぞれに供給するクロック信号を実動作時に使用する内部クロック信号と、複数のブロックスキャンクロック信号との一方に切り替える。 - 特許庁

By performing the output latch operation of the latch circuit receiving a clock signal from the outside, it becomes possible to reduce the influence of internal clock delay in the output operation synchronized with the external clock signal.例文帳に追加

前記ラッチ回路が外部からのクロック信号を受けて出力ラッチ動作を行なうことにより、外部クロック信号に同期する出力動作において内部クロック遅延の影響を小さくすることが可能になる。 - 特許庁

When a decoder decodes video data and audio data and a clock control value at PWM control reproduction is recorded in a control unit, the clock control value is compared with a clock control value which is set so far.例文帳に追加

デコーダにおいて映像データ、音声データをデコードする場合、ＰＷＭ制御再生を行ったときのクロック制御値を記録部に記録する際に、そのときまでに設定されていたクロック制御値と比較する。 - 特許庁

In the spread spectrum clock generating circuit, a DLL circuit 8 delays the oscillation clock signal CLKO from a VCO 7 and outputs delayed clock signals CLKD1 to CLKD10 having different phases respectively.例文帳に追加

このスペクトラム拡散クロック発生回路において、ＤＬＬ回路８は、ＶＣＯ７からの発振クロック信号ＣＬＫＯを遅延させ、それぞれ位相の異なる遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０を出力する。 - 特許庁

To provide a clock signal control device which provides a signal processing circuit with a system clock signal, the clock signal control device being capable of keeping the level of radiation of an EMI noise in the most restrained state.例文帳に追加

信号処理回路にシステム・クロック信号を供給するクロック信号制御装置において、ＥＭＩノイズの輻射レベルを最も抑制した状態に維持することのできるクロック信号制御装置を提供する。 - 特許庁

In a clock regeneration method for regenerating clock signal of a receiver based on bit rate of a received data, a control value is generated based on bit rate of the received data, and a clock signal is outputted based on the control value.例文帳に追加

受信データのビットレートに基づき受信装置のクロック信号を再生するクロック再生方法において、受信データのビットレートに基づき制御値を作成し、制御値に基づきクロック信号を出力する。 - 特許庁

An LCD controller 101 transfers data DATA of respective colors of RGB display data in serial and transfers a clock having a 1/2 frequency of a clock by which the display data is sent, as a driving clock LCLK.例文帳に追加

ＬＣＤコントローラ１０１は、ＲＧＢ表示データの各色のデータＤＡＴＡをシリアル転送し、また、表示データを送出したクロックの１／２の周波数のクロックを駆動クロックＬＣＬＫとして転送する。 - 特許庁

The clock control circuit 18 activates or deactivates the clock generator in response to a single bit digital signal so as to cause a notch characteristic in the output signal thereby attenuating a nose in the output signal.例文帳に追加

クロック制御回路１８は、単ビット・デジタル信号に応じてクロック発生器１９を可能化または不能化して、出力信号内に切欠特性を起こして出力信号内のノイズを減衰する。 - 特許庁

To achieve synchronization between a command and an address signal connected in common to a plurality of memory devices that operate in parallel and a clock signal connected to the memory devices while suppressing an increase in clock wiring length as far as possible.例文帳に追加

並列動作される複数のメモリデバイスに共通接続するコマンド及びアドレス信号とメモリデバイスに接続するクロック信号との同期化をクロック配線長の増大を極力抑えて実現する。 - 特許庁

The method includes a step for statistically combining the jitters of the respective stages of a path or a couple of paths in the clock tree with one another in order to calculate the jitters related to the path or the pair of paths in the clock tree.例文帳に追加

本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。 - 特許庁

Accordingly, since degradation of buffer contained in the clock supply circuit proceeds equally during burn-in with the passage of time, a clock skew due to degradation in the transistor with the passage of time can be suppressed.例文帳に追加

したがって、バーンイン中はクロック供給回路に含まれるバッファの経時劣化が均一に進むので、バーンイン中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。 - 特許庁

To attain clock synchronization in a transceiver and to prevent a PCR (Program Clock Reference) jitter in transmission/reception, for a packet transmitting device for an MPEG2-TS packet via a transmission path in which jitter may exist.例文帳に追加

ジッタが存在する可能性のある伝送路を経由したＭＰＥＧ２−ＴＳパケットのパケット伝送装置において、送受信機のクロック同期を図り、送受信におけるＰＣＲジッタを抑止する。 - 特許庁

The clock data is compared with second clock data stored in a memory means 204 in the printer and the print head 206 in the printer 201 is recovered based on the comparison results.例文帳に追加

送出された時計データは、プリンタ内の記憶手段（２０４）に記憶されている第２の時計データと比較され、その結果に基づいて、プリンタ（２０１）内のプリントヘッド（２０６）の回復処理を実行する。 - 特許庁

The 1/2 frequency divided clock signal Q3 is outputted only in the case that the logic state of the signal Q2 synchronized with the source clock signal CLK in the D flip-flop 3 is high in level.例文帳に追加

この１／２分周クロック信号Ｑ３は、Ｄ型フリップフロップ３で原クロック信号ＣＬＫに同期化させた信号Ｑ２の論理状態が高レベルになっている場合にのみ出力される。 - 特許庁

Then, data from the LSI 10 is stored in an FIFO circuit 22 consisting of m-stages synchronizing with the phase-matched system clock on the receiving side, and data held in the circuit 22 is read in accordance with the system clock on the receiving side.例文帳に追加

そして、送り側LSI10 からのデータを位相合わせ済み受け側システムクロックに同期してｍ段構成のFIFO回路22に格納し、FIFO回路22に保持されているデータを受け側システムクロックに従って読み出す。 - 特許庁

Command data 142 is stored in a storing portion 14, and timer data 143 in which prescribed time interval or clock time is set, is set in a time timer 102A or a clock time timer 102B.例文帳に追加

記憶部１４にコマンドデータ１４２を記憶しておくと共に、所定の時間間隔または時刻が設定されたタイマデータ１４３を、時間タイマ１０２Ａまたは時刻タイマ１０２Ｂにセットしておく。 - 特許庁

Thereby the clock signals formed in the longitudinal direction in an upper wiring layer of the latches 21-2N can be formed in line, and the wiring distance of a clock signal wiring CP can be made minimum.例文帳に追加

よって、ラッチ２_1 〜２_N 上方の配線層に縦方向に形成されたクロック信号を一直線に形成することができ、クロック信号配線ＣＰの配線距離を最短にすることができる。 - 特許庁

When the worker works for assistance, clock time (leaving time) of a clocking terminal installed in the home place of work of the worker is kept in sync with clock time (attendance time) of a clocking terminal installed in a place of work for assistance.例文帳に追加

応援勤務が行なわれるとき、勤務者のホーム勤務地に設置の打刻端末の打刻時刻（退勤時刻）と応援先勤務地に設置の打刻端末の打刻時刻（出勤時刻）とを一致させる。 - 特許庁

The data output circuit includes: the data output control section for receiving a clock signal and generating a clock pulse having a predetermined pulse width; a first data output section for outputting the first data in synchronization with the clock pulse; and a second data output section for outputting the second data in synchronization with the clock pulse.例文帳に追加

クロック信号を受信して所定のパルス幅を持つクロックパルスを生成するデータ出力制御部と、前記クロックパルスに同期して第１データを出力する第１データ出力部と、前記クロックパルスに同期して第２データを出力する第２データ出力部と、を含むデータ出力回路を提供する。 - 特許庁

The phase adjustment quantity of the clock signal in the phase adjusting circuit 50 is set so that a delay time since the multi-phase sampling clock signal is generated by the sampling clock signal generation circuit 40 until the sampling timing is instructed by the sampling clock signal in the sampler block circuit 30_n can be offset.例文帳に追加

位相調整回路５０におけるクロック信号の位相調整量は、サンプリングクロック信号生成回路４０において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路３０_ｎにおいて該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう設定される。 - 特許庁

The present invention relates to a receiver for receiving a signal containing clock information and data information and a clock-embedded interface method in which a clock signal and data may be reconstructed by receiving a pair of differential signals that contain clock information and data information and by using a change in a common voltage level of the pair of differential signals.例文帳に追加

クロック情報及びデータ情報を含む差動信号対を受信するにおいて、差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元できる、クロック情報及びデータ情報を含む信号を受信する受信器及びクロック埋め込みインターフェース方法である。 - 特許庁

A clock generator is structured so that a sampling clock is appropriately set according to the operation mode of the blood sugar meter, that high-speed clock pulses are generated continuously, in a mode for determining measurement start-up in particular, and that measuring operations of a timer, etc. are started, when spotting is detected, while the generation of clock pulses is changed to intermittent operation.例文帳に追加

血糖計の動作モードに応じてサンプリングクロックを適切に設定し、特に測定開始を決定するモードでは高速のクロックパルスを連続して生成し、点着を検出した時点からタイマ等の計測動作を開始すると共に、クロックパルスの生成を間歇的なものに切り替えるように、クロック生成部を構成する。 - 特許庁

In the solid imaging element and the CCD linear sensor wherein its clock-signal transmitting wiring for transmitting its transferring clock signal is provided nearly in parallel with its charge transferring portion having a plurality of arranged charge transferring elements, its clock-signal transmitting wiring is constituted of a plurality of transmitting wirings for transmitting an identical transferring clock signal.例文帳に追加

複数の電荷転送素子を配列した電荷転送部に、転送用クロック信号を伝送するクロック信号伝送配線を略平行に設けた固体撮像素子及びＣＣＤリニアセンサにおいて、クロック信号伝送配線は、同一の転送用クロック信号を伝送する複数の伝送配線で構成する。 - 特許庁

A procedure of synchronizing a clock of one wireless channel device (slave) to a frame synchronizing clock of the other wireless channel device (master) of a pair of facing wireless nodes which share a wireless link, and a procedure of synchronizing the clock of the master to the clock of the slave in the wireless node in which the master and the slave sets are accommodated are included.例文帳に追加

無線リンクを共有して対向する一対の無線ノードの一方の無線チャネル装置（マスタ）のフレーム同期用クロックに他方の無線チャネル装置（スレーブ）のクロックを同期させる手順と、マスタおよびスレーブが収容されている無線ノードにおいて、前記スレーブのクロックにマスタのクロックを同期させる手順とを含む。 - 特許庁

In a clock provided with a built-in antenna, the clock shaft passing through the dial plate of the clock is provided, and the minute hand and a hour hand are provided on the clock shaft at least either of which functions as an antenna, the minute hand and the hour hand are settled on the other side of the dial plate while tilting at a predetermined angle.例文帳に追加

時計の文字盤を貫通する時計軸と、該時計軸に設置されて少なくともどちらかがアンテナとして機能している分針および時針を備えるアンテナ内蔵時計において、前記分針および時針を、前記文字盤の反対側に所定の角度で傾けて設置したことを特徴とする。 - 特許庁

While operating in synchronization with the internal clock signal, the control value creation block receives a target value synchronizing with an external clock signal from outside, which has a lower frequency than the internal clock signal, and creates the control value which changes in synchronization with the internal clock signal based on the received target value.例文帳に追加

ここで、制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、受信した目標値に基づいて、内部クロック信号に同期して変化する制御値を生成する。 - 特許庁

Each monitoring unit U1-Un comprises: a clock terminal T1 for taking in a clock signal CLK; a clock output terminal T2 for outputting to convert the clock signal CLK into a current; an input terminal T3 for taking in an output signal of an adjacent monitoring unit; and an output terminal T4 for outputting an output signal.例文帳に追加

これら各監視ユニットＵ１〜Ｕｎは、クロック信号ＣＬＫを取り込むクロック端子Ｔ１と、クロック信号ＣＬＫを電流に変換して出力するクロック出力端子Ｔ２と、隣接する監視ユニットの出力信号を取り込む入力端子Ｔ３と、出力信号を出力する出力端子Ｔ４とを備えている。 - 特許庁

A single CPU is driven by clock pulse generators of different frequencies, and when the CPU is in a sleep state, the CPU performs time counting processing or the like with a low frequency clock pulse generator, and when the CPU is in a wake-up state, the CPU performs the time counting processing and other signal processing based on the clock pulses from a high frequency clock pulse generator.例文帳に追加

１つのＣＰＵを異なる周波数のクロックパルス発生回路で駆動し、ＣＰＵがスリープ状態のとき、低い周波数のクロックパルス発生回路で計時処理等を行い、またウェークアップ時には高い周波数のクロックパルス発生回路からのクロックパルスに基づいて計時処理、その他の信号処理を行う。 - 特許庁

To provide a clock oscillator capable of generating a reference clock having a fixed clock cycle regardless of the shift in a power supply voltage, and of keeping constant the duration period of each of internal control signals of semiconductor devices regardless of the shift in the power supply voltage, as a clock oscillator for semiconductor devices.例文帳に追加

半導体装置用のクロック発信器として、電源電圧の変化と関係なく一定のクロック周期を有する基準クロックを生成し、半導体装置の各内部制御信号の持続時間を電源電圧の変動と関係なく一定に維持させることができるクロック発信器を提供する。 - 特許庁

To solve the problem that a deviation in the duty ratio of an output of a phase adjustment circuit (output clock of a clock recovery circuit) is propagated to various circuits of post-stages using the clock, moreover, a malfunction of an LSI itself and deterioration in the performance are produced.例文帳に追加

従来、位相調整回路の出力（クロック復元回路の出力クロック）のデューティ比のずれは、そのクロックを使用する後段の様々な回路に伝播され、システムやＬＳＩ自体の誤動作や性能劣化を引き起こすことにもなってしまう。 - 特許庁

The semiconductor memory device includes: clock generation circuits 70 and 80 for generating internal clocks ICLKW and ICLKWA, respectively; a latency counter for counting latency in synchronization with the internal clock ICLK; and a recovery counter for counting a write recovery period in synchronization with the internal clock ICLKWA.例文帳に追加

それぞれ内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡを生成するクロック生成回路７０，８０と、内部クロックＩＣＬＫに同期してレイテンシをカウントするレイテンシカウンタと、内部クロックＩＣＬＫＷＡに同期してライトリカバリ期間をカウントするリカバリカウンタとを備える。 - 特許庁

A slave circuit 20 comprises a differential amplification circuit 20a for taking in an output of the master circuit in response to a clock CK- and a latch circuit 20b for holding an output of the differential amplification circuit 20a during a complementary clock period and outputs a signal resulting from dividing the frequency of the clock.例文帳に追加

スレーブ回路20はクロックCK-に応答してマスター回路の出力を取り込む差動増幅回路20aと、相補的なクロック周期の間差動増幅回路20aの出力を保持するラッチ回路20bとから成り、クロックを分周した信号を出力する。 - 特許庁

The access circuit comprises a latch configured to latch in response to a first phase of a first clock signal and a latch configured to latch in response to a second phase of a second clock signal while preparing an output latch, and the first and second clock signals are synchronized each other.例文帳に追加

アクセス回路は、第１のクロック信号の第１の位相に応答してラッチするラッチと、第２のクロック信号の第２の位相に応答してラッチし、出力ラッチを備えるラッチとを備え、第１および第２のクロック信号が互いに同期している。 - 特許庁

A video server 1 is in operation by an operating clock faster than an operation clock of the encoder 3 by about several hundreds ppm on the basis of the reference of the operation clock of a timing generator 14 and the video data tend to underflow in the data read buffer 13a.例文帳に追加

ビデオサーバ１は、タイミング発生器１４の動作クロックを基準として、エンコーダ３の動作クロックよりも数百ｐｐｍ程度早い動作クロックにて動作しており、データ読込みバッファ１３ａにてビデオデータがアンダーフロー気味になっている。 - 特許庁

To prevent the frequent occurrence of timing constraint violation after clock tree composition by properly predicting any influence on clock skew due to the in-chip delay fluctuation of an LSI in a design step before clock tree composition, and dealing with timing constraint violation.例文帳に追加

ＬＳＩのチップ内遅延ばらつきによるクロックスキューへの影響を、クロックツリー合成以前の設計ステップで適切に予測して、タイミング制約違反に対処することによりクロックツリー合成後にタイミング制約違反が多発することを防ぐ。 - 特許庁

As a result, the number of clock buffer stages from a clock generating circuit to a sequence circuit in the semiconductor IC is reduced, and thereby there is less effects due to errors caused by the variations in processes, etc., and clock skewing of the semiconductor IC can be suppressed.例文帳に追加

したがって、半導体集積回路内においてクロック発生回路から順序回路までのクロックバッファ段数が少なくなり、プロセスばらつき等による誤差の影響が小さくなり、半導体集積回路のクロックスキューを抑制できる。 - 特許庁

In the drive unit, a circuit portion comprises many stages for outputting drive signals in response to a first clock and a second clock having a phase different from that of the first clock, and a wiring portion delivers the first and second clocks to the circuit portion.例文帳に追加

駆動ユニットにおいて、回路部は第１クロック及び第１クロックと異なる位相を有する第２クロックに応答して、駆動信号を出力する多数のステージで構成され、配線部は第１及び第２クロックを回路部に提供する。 - 特許庁

This memory card comprises a first clock signal generating means, transfers data read in synchronism with first clock signals generated by itself to a host computer, and write data transferred from the host computer is captured in synchronism with second clock signals supplied from the host computer.例文帳に追加

メモリカードは第１クロック信号発生手段を有し、自身から発生された第１クロック信号に同期して読出されたデータをホストに転送し、ホストから供給された第２クロック信号に同期してホストから転送された書込データを捕獲する。 - 特許庁

In the dress-up huggable pillow with the alarm clock potpourri holder, the clothe can be changed and put on the huggable pillow with the animal call installed in the alarm clock, and the potpourri holder is attached on the back of the alarm clock so that the sense of feeling like being with the pet and the relaxing effect are achieved.例文帳に追加

抱きまくらに着せかえ、目覚まし時計に動物の鳴き声をつけ、目覚まし時計の裏には、ポプリ入れをつけ、ペットと一緒にいるような感覚とリラックス効果を特徴とする目覚まし時計ポプリ入れつき着せかえ抱きまくら。 - 特許庁