「Clock In」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

To provide an approach compatible with degradation in performances for phase noises and jitter in an output clock characteristics, which are problems in a conventional digital PLL.例文帳に追加

従来のデジタルＰＬＬで問題であった出力クロックの位相ノイズ及びジッタ性能の低下に対応するアプローチを提供する。 - 特許庁

An FF circuit 19 and an inverter 10 make the data taking-in sections 22 and 23 alternately take in external data in response to a first clock signal.例文帳に追加

ＦＦ回路１９及びインバータ１０は、第１のクロック信号に応じてデータ取り込み部２２，２３に交互に外部データを取り込ませる。 - 特許庁

In short, the frequency of the clock signal generated in a state asynchronous with a horizontal synchronizing signal is varied in a prescribed cycle.例文帳に追加

つまり水平同期信号とは非同期な状態で生成されたクロック信号を所定の周期でそのクロック周波数を可変する。 - 特許庁

In the communication system 10; a master clock is generated in a master communication apparatus 20 based on a reference clock supplied from a clock supply apparatus 14, a synchronous information frame 40 including information relating to the generated master clock is transmitted via the asynchronous communication network 13 to a plurality of master communication apparatuses 20, and each master communication apparatus 20 reproduces the master clock based on the received synchronous information frame 40.例文帳に追加

本発明の通信システム１０は、マスタ通信装置２０において、クロック供給装置１４から供給された基準クロックに基づいてマスタクロックを生成し、生成したマスタクロックに関する情報を含む同期情報フレーム４０を、非同期通信網１３を介して複数のマスタ通信装置２０へ送信し、それぞれのマスタ通信装置２０は、受信した同期情報フレーム４０に基づいてマスタクロックを再生する。 - 特許庁

To substantially suppress the increase of power consumption in a standby state even in the case of accelerating a system clock.例文帳に追加

システムクロックを高速化させた場合にあっても、スタンバイ状態における消費電力の増加を大幅に抑制する。 - 特許庁

To output an initial value of a logic circuit to be initialized to a logic circuit in the subsequent stage even in a clock-gating state.例文帳に追加

クロックゲーティング状態にあるときにも、初期化対象の論理回路の初期値を後段の論理回路に出力する。 - 特許庁

A synchronous type SRAMS1 storing data in a memory array 1 is operated in synchronizm with rise of a clock signal CK.例文帳に追加

メモリアレイ１にデータを記憶する同期型ＳＲＡＭＳ１は、クロック信号ＣＫの立ち上がりに同期して動作する。 - 特許庁

To correctly receive digital transmission data even when a phase shift takes place in a sampling clock in the case of receiving the digital transmission data.例文帳に追加

ディジタル伝送データの受信において、サンプリングクロックに位相ずれが生じても、正しくデータを受信できるようにする。 - 特許庁

Digital data having the same period as the reference clock is generated and memorized in B region in the memory 4 by a computing unit 5.例文帳に追加

演算器５において、基準クロックと同じ周期のデジタルデータを作成してメモリ４のＢ領域へ記憶する。 - 特許庁

The language in which the register is a variable is the most suitable as a programming language operative in a clock unit.例文帳に追加

複数機能は、クロックレベル記述であるクロックレベルシミュレータ８として、レジスタを変数とする言語により表現されている。 - 特許庁

A constant voltage circuit 70 operates in the 'H' level period of the sampling clock CKs, and stops its operation in the 'L' level period.例文帳に追加

定電圧回路７０はサンプリングクロックＣＫｓの“Ｈ”レベル期間中動作し、“Ｌ”レベル期間中動作を停止する。 - 特許庁

To provide a microcomputer with built-in nonvolatile memory for reducing electric current consumption in low speed clock operation.例文帳に追加

低速クロック動作時における消費電流を低減することが可能な不揮発性メモリ内蔵マイクロコンピュータを提供する。 - 特許庁

The AND plane operates in synchronization with a clock signal and generates a logical product signal in response to a first input signal.例文帳に追加

ＡＮＤプレーンは、クロック信号に同期して動作し、第１の入力信号に応答して論理積信号を発生する。 - 特許庁

To prevent any possibility that a racing period is generated in a circuit in which the spacing period of two-phase clock signals is necessary.例文帳に追加

二相クロック信号のスペーシング期間を必要とする回路部分でレーシング期間が発生するおそれを防止する。 - 特許庁

To provide a semiconductor memory capable of accessing data in a memory cell array at a high speed in synchronization with an external system clock.例文帳に追加

外部システムクロックに同期して、メモリセルアレイ内のデータを高速にアクセスすることができる半導体メモリを提供する。 - 特許庁

The level V2 of the received waves in the point of time of a reference clock n+1 immediately after the point a, i.e., in a point c, is found.例文帳に追加

ゼロクロスポイントａの直前の基準クロックｎの時点、即ちｂ点での受信波のレベル−Ｖ１を求める。 - 特許庁

Receivers 30A to 30C for synchronizing with a transmitter 10 by adjusting the internal reference clock, on the basis of the clock information contained in the packet transmitted from the transmitter 10 do not adjust the internal reference clock, on the basis of the clock information contained in a received packet, when the packet is a retransmitted packet.例文帳に追加

送信機１０から送信されたパケットに含まれているクロック情報に基づいて内部基準クロックを調整することによって送信機１０との同期を取る受信機３０Ａ〜３０Ｃは、受信したパケットが再送されたパケットである場合、かかるパケットに含まれているクロック情報に基づいて内部基準クロックを調整しない。 - 特許庁

To accurately and easily estimate in a short time the effects of a gate overhead of a clock synthesizing part and of power consumption generated in a circuit by automatically creating a CTS (clock tree synthesis) constraint file from clock definition information of STA (static timing analysis) regarding a clock synthesizing method, a semiconductor device and a program.例文帳に追加

本発明は、クロック合成方法、半導体装置及びプログラムに関し、ＳＴＡのクロック定義情報からＣＴＳ制約ファイルを自動生成することにより、短時間で、正確に、且つ、容易にクロック合成部分のゲートオーバーヘッドの影響と回路に生じる消費電力の影響を見積もることを可能とすることを目的とする。 - 特許庁

By taking notice of it that the distribution of jitter components of an output clock of a ring oscillator 10 wherein inverters 11 to 19 are connected in a ring to produce the clock and that of a ring oscillator 20 wherein inverters 21 to 29 are connected in a ring to produce the clock are respectively equal to the normal distribution, an adder 30 sums the respective output clocks to produce a resulting output clock.例文帳に追加

インバータ１１〜１９をリング状に接続してクロックを発生するリングオシレータ１０およびインバータ２１〜２９をリング状に接続してクロックを発生するリングオシレータ２０のそれぞれの出力クロックのジッタ成分の分布が正規分布に等しいことに着目し、それぞれの出力クロックを加算器３０で加算して出力クロックを生成する。 - 特許庁

In a form of autonomous control over the clock-synchronized operation of the control circuit, the bus controller renders the control circuit operable in synchronism with the clock signal by opening a transmission path of the clock signal to the control circuit, and stops the operation of the control circuit synchronized with the clock signal, by blocking the transmission path.例文帳に追加

制御回路のクロック同期動作に対する自律的制御態様として、バスコントローラは、制御回路へのクロック信号の伝達経路を導通させることによって制御回路をクロック信号に同期させて動作可能とし、前記伝達経路を遮断することによって制御回路の前記クロック信号に同期する動作を停止させる。 - 特許庁

A first clock buffer 25 is arranged in a clock signal supplying passage to a second circuit block 30 to which one supply voltage VDD2 is supplied from an interconnect line PWS, and a second clock buffer 35 is arranged in a clock signal supplying passage to the first circuit block 20 to which the other supplying voltage VDD1 is supplied from an interconnect line PWM.例文帳に追加

電源配線ＰＷＳから電源電圧ＶＤＤ２を供給される第２の回路ブロック３０へのクロック信号供給経路には、第１のクロックバッファ２５が配置され、電源配線ＰＷＭから他の電源電圧ＶＤＤ１を供給される第１の回路ブロック２０へのクロック信号供給経路には、第２のクロックバッファ３５が配置される。 - 特許庁

To make a phase adjustment circuit not receive an influence caused by a phase deviation between a signal based on a reference clock and a signal based on a frequency dividing clock signal in the phase adjustment circuit in a time switch for writing time division data composed of frames into a memory on the basis of the reference clock and controlling read-out on the basis of a frequency dividing clock.例文帳に追加

本発明はフレーム構成の時分割データを基準クロックに基づいてメモリに書き込んで分周クロックにより読み出し制御を行う時間スイッチにおける位相調整回路に関し，基準クロックに基づく信号と分周クロック信号に基づく信号の位相ずれに対して影響を受けないようにすることを目的とする。 - 特許庁

Each of the delayed clock-signal generators includes a latch or a flip-flop circuit to control the delay in the rise edge of the clock signal for outputting a first signal, another latch or flip-flop circuit to control the delay in the fall edge of the delayed clock signal for outputting a second signal, and a logic circuit to generate the clock signal from the first and the second signals.例文帳に追加

各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。 - 特許庁

A 2nd sample-hold circuit 7 holds the level of the 2nd clock signal 7 when the 1st sample-hold circuit 6 is in a follow operation, and follows the level of the 2nd clock signal, when the 1st sample- hold circuit 6 is in a holding operation.例文帳に追加

第２のサンプル・ホールド回路は、第２のクロック信号レベルを第１のサンプル・ホールド回路が追従動作時に保持動作し、第１のサンプル・ホールド回路が保持動作時に追従動作する。 - 特許庁

Each period can be changed by selecting and adjusting a clock cycle separately for each operation at a clock selection circuit 10, which enables a complicated variation in a brightness gradient in an increase and decrease of the brightness of the LED.例文帳に追加

各期間はクロック選択回路１０にて動作ごと個別にクロック周期を選択し調整することで変更でき、ＬＥＤ輝度の上昇，下降の輝度勾配を複雑に変化させることができる。 - 特許庁

To obtain a subordinate synchronization changeover system by which automatic changeover of a clock path is attained without causing a block state of the clock path in a loop network on the occurrence of a fault in a transmission line of an active system.例文帳に追加

運用系の伝送路障害が発生した場合に、ループ網内のクロックパスの閉塞状態を発生させることなく、クロックパスの自動切替えを可能とした従属同期切替方式を得る。 - 特許庁

A delay time necessary for synchronizing an external clock EXTCLK with an internal clock INTCLK is not monitored in every cycle but monitored in the first one cycle(monitor cycle) of a plurality of continuous cycles.例文帳に追加

外部クロックＥＸＴＣＬＫと内部クロックＩＮＴＣＬＫの同期をとるために必要な遅延時間を、１サイクルごとにモニタせずに、連続する複数サイクルのうちの最初の１サイクル（モニタサイクル）でモニタする。 - 特許庁

As a result, a phase of a clock for the F/F 31 that extracts the data signal outputted from the phase adjustment circuit 33 is made in matching with a phase of the reference clock (b) in the inside of the receiver side.例文帳に追加

この結果、位相調整回路３３が出力してデータ信号からデータを取り出すＦ／Ｆ３１のクロックの位相は受信側内部の基準クロックｂの位相と一致させることができる。 - 特許庁

In this way, even in the case where change of an input signal D is delayed with respect to a timing of a basic clock ck0, an output Q is recovered to have a proper value if the change occurs before a timing of the delayed clock ck1.例文帳に追加

これにより、入力信号Ｄの変化が基本クロックｃｋ０のタイミングよりも遅れた場合であっても、遅延クロックｃｋ１のタイミングに間に合えば、出力Ｑは正しい値に修復される。 - 特許庁

When the control part 4 sets a reception frequency in the tuner 2, the control part 4 determines a clock frequency not to be reception disturbance with reference to the table of the ROM 42, and sets the clock frequency in the switching amplifier 3.例文帳に追加

制御部４はチューナ２に受信周波数を設定するとき、ＲＯＭ４２のテーブルを参照して受信障害とならないクロック周波数を決定し、スイッチングアンプ３に設定する。 - 特許庁

In response to this request, a mobile station in a slave mode which satisfies the conditions of clock master switching response transmission e.g. has the maximum performance as clock master responds (S56, S57).例文帳に追加

この切替要求に対して、例えばクロックマスタとしての能力が最大である等のクロックマスタ切替応答送信の条件を満たしたスレーブモードの移動局が応答を行う（Ｓ５６、Ｓ５７）。 - 特許庁

To prevent the generation of a clock signal whose pulse width is narrower than a normal one at the time of setting and releasing a power down mode, and also to prevent the generation of a through-current in a clock buffer in the power down mode.例文帳に追加

パワーダウンモードの設定時及び解除時に通常よりパルス幅の狭いクロック信号の発生を防止し、かつパワーダウンモード時におけるクロックバッファにおける貫通電流の発生を防止する。 - 特許庁

A built-in alarm device in the clock main body 11 starts to work, after a prescribed time, and the driving wheel 15 is activated to keep away the alarm clock from sleeping person's bedside.例文帳に追加

時計本体１１の内部に組み込まれたアラーム装置によるアラーム動作が開始され、所定時間が経過した後に、駆動輪１５を作動して目覚まし時計を就寝者の枕元から遠ざける。 - 特許庁

In detecting foreign substances, the drive clock generating circuit 25 outputs the drive clock signal DRCK set in a foreign substance detecting frequency F2 being a frequency different from a usual power transmission frequency.例文帳に追加

駆動クロック生成回路２５は、異物検出時には、通常送電用周波数とは異なる周波数である異物検出用周波数Ｆ２に設定された駆動クロックＤＲＣＫを出力する。 - 特許庁

The magnetic storage device generates a write clock when data are recorded in the data recording bit based on the measured phase shift amount and records data in the data recording bit using the generated write clock.例文帳に追加

また、磁気記憶装置が、測定された位相ずれ量に基づいてデータ記録用ビットにデータを記録するときのライトクロックを生成し、生成されたライトクロックを用いて、データ記録用ビットにデータを記録する。 - 特許庁

To provide a clock signal generating device in which a frequency of a generated clock signal is made to match a target frequency in a short time even if the target frequency is changed, and an electronic device.例文帳に追加

目標周波数が変更されても、生成するクロック信号の周波数を短時間で目標周波数に一致させるクロック信号生成装置、及び、電子装置を提供することを目的とする。 - 特許庁

The radar system includes a clock, a plurality of frequency modulated/continuous wave (FM/CW) or pulse compression radar units in communication with the clock, and a processor in communication with the plurality of FM/CW radar units.例文帳に追加

レーダーシステムは、クロックと、クロックと通信する複数の周波数変調／持続波（ＦＭ／ＣＷ）又はパルス圧縮レーダーユニットと、複数のＦＭ／ＣＷレーダーユニットと通信するプロセッサとを備える。 - 特許庁

A DATA/ID2 switch 15 and a CLOCK/ID1 switch 16 switch over serial detection signals in the bidirectional serial control and parallel detection signals in the parallel control, to thereby control the base lines of output transistors 17, 18, respectively.例文帳に追加

双方向シリアル制御時のシリアル検出信号とパラレル制御時のパラレル検出信号を、DATA／ID2切換えSW１５及びCLOCK／ID1切換えSW１６で切換え、出力トランジスタ１７、１８のベースラインをそれぞれ制御する。 - 特許庁

A transmission part 10 takes transmission data (in) into a register 12 according to a transmission clock signal clk1 to output them to a transfer path 4, and at the same time a strobe generation counter 11 starts counting the transmission clock signal clk1.例文帳に追加

送信部１０は、送信クロック信号clk1に従って送信データinをレジスタ１２に取込んで転送路４に出力すると共に、ストローブ生成カウンタ１１で送信クロック信号clk1のカウントを開始する。 - 特許庁

In a disk driver, HDC/MPU 23 adjusts a clock frequency of a data clock generation circuit 212 so as to compensate the magnetic disk for the rotation jitter in writing and reading user data.例文帳に追加

本発明の一例において、ＨＤＣ／ＭＰＵ２３は、ユーザ・データの書き込み及び読み出しにおいて、磁気ディスクの回転ジッタを補償するように、データ・クロック生成回路２１２のクロック周波数を調整する。 - 特許庁

To reproduce an optical clock signal including no input light signal component, and to eliminate variation in spectrum characteristics of the reproduced optical clock signal even if an input optical signal varies in wavelength.例文帳に追加

入力光信号成分を含まない光クロック信号が再生可能であって、かつ、入力光信号の波長が変わっても再生される光クロック信号のスペクトル特性が変化しない。 - 特許庁

The switching of the charge pump circuit is controlled by dividing the separated synchronous signal in half in a flip-flop 20, by obtaining a clock signal of a cycle two times of one horizontal period, and by using the clock signal.例文帳に追加

分離した同期信号をフリップフロップ２０において１／２分周して、１水平期間の２倍の周期のクロック信号を得、このクロック信号を利用してチャージポンプ回路のスイッチングを制御する。 - 特許庁

To provide a globe that is high in decorativeness, capable of regularly using as a clock function and also capable of being used as a universal clock, while representing the motion of celestial bodies, such as the earth in cosmic space.例文帳に追加

宇宙空間での地球等天体の動きを表現しつつ、時計機能としても常用できる時計であり、また世界時計としても使用できる装飾性の高い地球儀を提供すること。 - 特許庁

On the occurrence of a fault at a point P of an N-system transmission line 122 being an active system of a clock path, a 3rd network synchronization device 113 that is placed in a direct downstream runs in itself to generate a clock CL3.例文帳に追加

クロックパスの運用系であるＮ系伝送路１２２のポイントＰで障害が発生した場合にこの直下流の第３の網同期装置１１３は自走して、クロックＣＬ３を生成する。 - 特許庁

To provide a base station for a wireless phone system that synchronizes a channel clock in terms of frequencies so as to generate a timing clock phase-synchronously with a PPS and allows many base stations from being synchronized with each other in a short time.例文帳に追加

回線クロックに周波数同期し、ＰＰＳに位相同期したタイミングクロックの生成が可能であり、多数の基地局が短時間で同期できる無線電話システムの基地局を提供すること。 - 特許庁