「DUT」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

In a pin electronics part 100 of this semiconductor testing device, when a control part 150 performs OFF-control of the semiconductor relay 130 at a time other than a test time of the DUT 180, ON-control of a relay 140 for direct current measurement is performed simultaneously even when the direct current measurement is not performed.例文帳に追加

半導体試験装置のピンエレクトロニクス部１００では、ＤＵＴ１８０の試験時以外において、制御部１５０が半導体リレー１３０をＯＦＦ制御すると、同時に直流測定を行っていない場合においても直流測定用リレー１４０をＯＮ制御しておく。 - 特許庁

On a test facilitating circuit interior substrate 10c, which is one of the core substrates, a socket 122 with a DUT 121 as a test-target integrated circuit being attached thereto is mounted, and a pogo pin 1220 disposed in the socket 122 comprises passive elements such as an impedance matching chip resistor 1224 and an inductor 1225.例文帳に追加

そのコア基板の１つであるテスト容易化回路内装基板１０ｃには、テスト対象の集積回路であるＤＵＴ１２１を装着するソケット１２２が搭載されており、また、そのソケット１２２内に設けられたポゴピン１２２０には、インピーダンス整合用のチップ抵抗１２２４、インダクタ１２２５などの受動素子が設けられている。 - 特許庁

To shorten a verification period of time by automating test bench generation for verifying a DUT by a device which automatically generates a test bench having a library in which verifying devices including models and monitors are registered, and then eliminating misgeneration of the test bench and shortening a generation time to start up the verification fast.例文帳に追加

モデル・モニタを含む検証装置を登録したライブラリを有するテストベンチを自動生成する装置において、ＤＵＴを検証するためのテストベンチ作成を自動化することで、テストベンチの作成ミスの排除と作成時間の短縮がはかれ、検証の立上げが早くなることで検証時間の短縮を行う事を目的とする。 - 特許庁

To provide a semiconductor-testing device for improving the degree of design freedom and reducing manufacturing costs of a probe card, or the like by enhancing the degree of freedom for correlating a comparator for comparing a signal from a DUT with a prescribed expectation value to a fail memory for storing fail information, namely the comparison result.例文帳に追加

ＤＵＴからの信号と所定の期待値との比較を行う比較器とその比較結果であるフェイル情報を記憶するフェイルメモリとの対応付けの自由度を高め、これによりプローブカード等の設計自由度の向上及び製造コストの削減を図ることができる半導体試験装置を提供する。 - 特許庁

A tester 1 having an AWG(arbitrary waveform generator) 11 generating and outputting a multitone signal including two or more signals having different frequencies each is connected with an LSI 2 to be tested having a plurality of input terminals by a DUT board 3 provided with the same number of band-pass filters as the input terminals of the LSI 2.例文帳に追加

各々周波数が異なる２以上の信号を含むマルチトーン信号を生成して出力するＡＷＧ１１を有するテスタ１と、複数の入力端子を有する試験対象たるＬＳＩ２とを、該ＬＳＩ２の入力端子と同数の帯域フィルタを備えたＤＵＴボード３によって接続する。 - 特許庁

The connection box 100 comprises a plurality of contact pins 102, 104, and 106, fitting mechanisms 120, 122, and 124 for fitting the DUT board, and a plurality of connectors 130 that are connected to each of the plurality of contact pins and supply a signal from each contact pin to the outside.例文帳に追加

本発明の実施形態の一つであるコネクションボックス１００は、複数のコンタクトピン１０２，１０４，１０６と、ＤＵＴボードを装着する装着機構１２０，１２２，１２４と、複数のコンタクトピンの各々に接続され、外部に各コンタクトピンからの信号を供給する複数のコネクタ１３０を備えている。 - 特許庁

In this semiconductor testing device capable of measuring plural semiconductor devices concurrently, a software executed on a tester CPU executes an IN command for providing an acceptance/rejection determination result after finish of a test during the test to provide the determination result of a DUT unit from a comparator 10.例文帳に追加

複数の半導体デバイスを同時に測定可能な半導体試験装置において、テスタＣＰＵ上で実行されるソフトウェアが、試験終了後に合否判定結果を取得するためのＩＮ命令を、試験中に実行することによってコンパレータ部１０からＤＵＴ単位の合否判定結果を取得する。 - 特許庁

A device is provided with a test head that transmits and receives a signal and tests, a performance board electrically connected to this test head to transmit and receive the signal with the test head, and the DUT card connected to this performance board by switching the output pin of the image activating driver.例文帳に追加

本装置は、信号の授受を行い、試験を行うテストヘッドと、このテストヘッドと電気的に接続し、テストヘッドと信号の授受を行うパフォーマンスボードと、このパフォーマンスボードに映像駆動ドライバの出力ピンを切り替えて電気的に接続するＤＵＴカードとを有することを特徴とする装置である。 - 特許庁

Hereby, the transient response time of a current flowing through parasitic capacities C11-C1n between the contacts of the first semiconductor switches SW11-SW1n from a measuring power source 2 at the rising time of a measuring power source potential VK is shortened, and the time necessary for electric characteristic measurement of a DUT 4 is shortened.例文帳に追加

これにより、計測用電源電位ＶＫの立ち上り時に計測用電源２から第１の半導体スイッチＳＷ１１〜ＳＷ１ｎの寄生の接点間容量Ｃ１１〜Ｃ１ｎを通って流れる電流の過渡応答時間を短くし、ＤＵＴ４の電気的特性計測に要する時間を短くする。 - 特許庁

In the B/I test process, a maximum current limit Ilmt (max) to be supplied from a B/I testing device to a B/I board BIBD is set based on a margin α in which a maximum operation current Icc (max) of a testing object device DUT, the number N of DUTs mounted on the BIBD, and a dispersion are taken into consideration.例文帳に追加

Ｂ／Ｉテスト工程の際に、Ｂ／Ｉテスト装置からＢ／ＩボードＢＩＢＤに供給する最大電流リミットＩｌｍｔ（ｍａｘ）を被テストデバイスＤＵＴの最大動作電流Ｉｃｃ（ｍａｘ）とＢＩＢＤ上のＤＵＴの搭載数Ｎとばらつきを加味した余裕度αに基づいて設定する。 - 特許庁

A data processor 25 for processing a signal from the semiconductor device DUT to be detected by a detector 24 comprises the data processor 25 provided with a plurality of pairs of A/D converter 30 for acquiring a detection signal and converting it into digital data and processors 31 for performing signal processing on the digital data converted by the A/D convertors 30.例文帳に追加

検波部２４が検波する半導体デバイスＤＵＴからの信号を処理するデータ処理部２５は、検波信号を取得してデジタルデータに変換するＡ／Ｄ変換部３０と、Ａ／Ｄ変換部３０が変換したデジタルデータを信号処理する処理部３１とが対をなして複数組備えたデータ処理部２５を有する。 - 特許庁

In the display device, when a test program is loaded, a test route between the respective design modules of a semiconductor tester described in the test program and the DUT is made in a block diagram, and an initialized value on the program is imaged and outputted on a screen.例文帳に追加

テスタを構成するメインフレームのテスターコントローラに設けられ、ヘッドの操作状態を表示する表示装置において、テストプログラムロード時に、テストプログラムに記述された半導体試験装置の各計測モジュールとＤＵＴ間のテスト経路をブロック図とし、プログラム上の初期設定値をイメージ化して画面に出力する。 - 特許庁

The DUT 26 is arranged between a port 1 reflectometer 20 where a mismatch tuner 16 is connected between first and second directional couplers 14 and 18 and a port 2 reflectometer 32 formed of third and fifth directional couplers 24 and 34, and a fourth directional coupler 28 is connected to a low noise receiver 30.例文帳に追加

第１、第２の方向性結合器１４、１８の間にミスマッチ同調器１６が接続されたポート１反射率計２０と、第３、第５の方向性結合器２４、３４からなるポート２反射率計３２の間にＤＵＴ２６が配置され、第４の方向性結合器２８が低雑音受信器３０に接続されている。 - 特許庁

The drop tester 100 includes a drop starting angle setting tool 120 placed on a fixed rack 110 horizontally movably to set a DUT (device under test) 10 at a prescribed angle, and secured to a clamp 130 accurately, rapidly, and safely.例文帳に追加

落下試験装置１００は、水平移動ができるように固定ラック１１０に設置され、被試験デバイス(ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ、ＤＵＴ)１０を所定の角度に照準することが可能となり、且つクランプ１３０に正確、快速及び安全に固定されることを特徴とする落下開始角度設定治具１２０を有する。 - 特許庁

A state prediction unit 23 predicts throttle valve opening TH after a waste time (d) of the throttle valve driving device 10 elapses according to the detected throttle valve opening TH and a duty ratio DUT of the output of an adaptive sliding mode controller 21, and calculates a predicted throttle valve opening deviation amount PREDTH.例文帳に追加

状態予測器２３は、検出したスロットル弁開度ＴＨ及び適応スライディングモードコントローラ２１の出力であるデューティ比ＤＵＴに応じて、スロットル弁駆動装置１０が有するむだ時間ｄ経過後のスロットル弁開度ＴＨを予測し、予測スロットル弁開度偏差量ＰＲＥＤＴＨを算出する。 - 特許庁

This prober interface device for the semiconductor testing device comprises split GNDs split in DUTs or in preset DUT groups and provided for GND layers on a multi-layered substrate having a prove needle, where a plurality of devices to be tested are tested.例文帳に追加

プローブ針を備える多層基板により、複数個の被試験デバイスを試験する半導体試験装置のプローバインタフェース装置において、多層基板上のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤ、を備える半導体試験装置のプローバインタフェース装置。 - 特許庁

A control circuit 25 controls switching power sources 21 and 22 and polarity control circuits 23 and 24 on the basis of the control signal CS1 and the detection signal DS2 fed back from the DUT 9 so that the voltage drops of control elements 6 and 7 are values sufficient to operate the control elements 6, 7 by control signals CS4-CS7.例文帳に追加

また、制御回路２５は、制御信号ＣＳ１およびＤＵＴ９からフィードバックされる検出信号ＤＳ２に基づいて、制御素子６，７の電圧降下量が、制御素子６，７が動作するのに十分な値になるように、制御信号ＣＳ４〜ＣＳ７により、スイッチング電源２１，２２や極性制御回路２３，２４を制御する。 - 特許庁

For instance, when measuring an output signal from an electrode pad of a device to be measured DUT, the output signal through a probe needle PB20 from the electrode pad is processed with a signal processing circuit AMP20 mounted on a wiring board SUB20 once, and the processed result is output to a measuring instrument through a drive circuit DR20 and a coaxial cable CX20.例文帳に追加

例えば、被測定デバイスＤＵＴの電極パッドからの出力信号を測定する際、電極パッドからプローブ針ＰＢ２０を介した出力信号を、配線基板ＳＵＢ２０上に実装した信号処理回路ＡＭＰ２０で一旦処理し、その処理結果を駆動回路ＤＲ２０および同軸ケーブルＣＸ２０を介して測定器に出力する。 - 特許庁

The device is characterized by having a performance board to be electrically connected to the test head, having a positioning pin provided on the center, and having the DUT board to be electrically connected to the fringe of the performance board through a connector and electrically connected to a test object, divided and positioned relative to each division by positioning pins.例文帳に追加

本装置は、テストヘッドに電気的に接続し、中心に位置決めピンが設けられるパフォーマンスボードと、このパフォーマンスボードの外縁でコネクタを介して電気的に接続すると共に、被試験対象に電気的に接続し、分割され、分割ごとに、位置決めピンで位置決めされるＤＵＴボードとを有することを特徴とする装置である。 - 特許庁

Even when a signal is outputted from a driver 110 in the OFF state of the semiconductor relay 130, and a leakage voltage is generated from an inter-output terminal capacity inside the semiconductor relay 130, the voltage is transmitted to a direct current measuring part 182 through the relay 140 for direct current measurement, thereby unexpected voltage application to the DUT 180 can be prevented.例文帳に追加

半導体リレー１３０のＯＦＦ状態でドライバ１１０から信号が出力され、半導体リレー１３０内部の出力端子間容量から漏れ電圧が発生しても、直流測定用リレー１４０を介して直流測定部１８２へ伝送されるので、ＤＵＴ１８０に対して不測に電圧が印加されることが無くなる。 - 特許庁

When the information of the number of fails is extracted from all within a discrimination objective range in DUT and summed up, the fail adding information is outputted to a comparator section 104 from a flip-flop 103, and the fail adding information is compared with a fail count limit value to discriminate whether the discrimination objective range is relievable by the ECC function.例文帳に追加

そして、ＤＵＴ内の判定対象範囲内の全てからフェイル数情報を抽出して累計すると、フリップフロップ１０３からフェイル加算情報を比較部１０４に出力し、このフェイル加算情報をフェイルカウントリミット値と比較して判定対象範囲がＥＣＣ機能により救済可能であるか否かを判定する。 - 特許庁

The apparatus for testing semiconductor device for testing a DUT (device under test) while supplying power voltage comprises a voltage detecting part for outputting a detection signal by detecting the voltage of the power source arrival at a threshold voltage set previously, an operation control part for setting the threshold voltage, and a test performing part for starting the test using the detection signal.例文帳に追加

ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、電源電圧が予め設定された閾値電圧に到達したことを検出して検出信号を出力する電圧検出部と、閾値電圧を設定する演算制御部と検出信号に基づいて試験を開始する試験実行部とを備える。 - 特許庁

This semiconductor testing device 100 stores data acquired by executing processing to DUT in preservation registers 135, 145, keeps an open collector output through a monitoring line 121 at a low level in a control module 140 for a fixed period, and removes restriction in the control module 140 when the open collector output is set at the low level in a master control module 130.例文帳に追加

半導体試験装置１００は、ＤＵＴに対して処理を実行させて得られたデータを保存レジスタ１３５、１４５に記憶し、制御モジュール１４０内で監視ライン１２１を介したオープンコレクタ出力を一定期間ローレベルとし、マスタ制御モジュール１３０内でオープンコレクタ出力をローレベルとした時点で制御モジュール１４０内での制限を解除する。 - 特許庁

After displaying all testing condition data currently held by the testing system, the tester tests the DUT 4 under an arbitrary testing condition by inputting the testing condition data so that the testing condition may be changed to a fixed condition or a condition having an arbitrary range in accordance with the purpose of the test.例文帳に追加

このとき、試験システムが現在保持している試験条件データを全て表示した上で、試験者は、試験の目的に応じて、固定の条件あるいはある任意の範囲をもつ条件に変更することができるように試験条件データを入力処理することにより、試験対象の多周波符号器を任意の条件のもとで試験する。 - 特許庁

The intermediate electrode plate 20 is fixed by a support plate 21, the DUT pedestal 22 is located under the intermediate electrode plate 20, an IGBT module 1 is retained at a prescribed position, with its external terminals 1N and the like facing upward, and the respective external terminals are lifted/lowered by the cylinder 23 to be brought into contact/non-contact with the intermediate electrode plate 20.例文帳に追加

中間電極板２０はサポート板２１により固定され、ＤＵＴ載置台２２は、中間電極板２０の下部にあって、ＩＧＢＴモジュール１がその外部端子１Ｎ等を上向きの状態にして所定の位置に保持され、シリンダー２３により上下させることで各外部端子が中間電極板２０と接続・非接続の状態となる。 - 特許庁

In the semiconductor tester including the plurality of digitizers configured to convert a plurality of signals to be measured outputted from a DUT into digital signals and to capture them in a memory on the basis of a trigger signal, the semiconductor tester includes a common trigger control circuit for inputting the trigger signal whose phase is adjusted to a proper timing relation to a clock which drives each digitizer.例文帳に追加

ＤＵＴから出力される複数の被測定信号をデジタル信号に変換してトリガ信号に基づきメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、前記各デジタイザを駆動するクロックに対して適切なタイミング関係に位相調整されたトリガ信号を入力する共通のトリガ制御回路を設けたことを特徴とするもの。 - 特許庁

In switching control using PFM, a duty DUT and a timer set value TMR are calculated in response to the smaller number of control periods Tc as a control period Tc (substantially the same as a switching period Tsw) indicating a time interval for executing output control for drive signals UH, UL, VH, VL and WH, WL becomes large.例文帳に追加

ＰＦＭを用いたスイッチング制御において、駆動信号ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬの出力制御を行う間隔を示す制御周期Ｔｃ（実質的にスイッチング周期Ｔｓｗと同じ長さである。）が長くなるに連れて、より少ない数の制御周期Ｔｃに対応して、デューティＤＵＴ及びタイマ設定値ＴＭＲの算出を行う。 - 特許庁

A CCD image sensor comprises a valid pixel area wherein a signal charge is generated and accumulated, an optical black area formed adjacently to this valid pixel area and a longitudinal overflow drain capable of controlling the amount of leaked excess charges from the valid pixel area to the optical black (OB) area with a substrate voltage Vsub, and such a CCD image sensor is defined as a device under test (DUT).例文帳に追加

信号電荷を発生し蓄積する有効画素領域と、この有効画素領域に隣接して形成されたオプティカルブラック領域と、有効画素領域からオプティカルブラック（ＯＢ）領域への余剰電荷の漏れ量を基板電圧Ｖｓｕｂによって制御可能とする縦型オーバーフロードレインとを備えたＣＣＤイメージセンサを検査対象（ＤＵＴ）とする。 - 特許庁

A semiconductor test device 10 is provided with an address generator 13 generating a two-dimensional address given to a DUT 40, an address conversion part 16 converting the two-dimensional address A2 generated by the address generator 13 to one-dimensional address A4, and a collection memory controller 17 performing burst-transfer of fail data D3 output from a comparator 14 using an address A4 to a correction memory 18.例文帳に追加

半導体試験装置１０は、ＤＵＴ４０に与える二次元アドレスを生成するアドレスジェネレータ１３、アドレスジェネレータ１３が生成した二次元のアドレスＡ２を一次元のアドレスＡ４に変換するアドレス変換部１６、及びアドレスＡ４を用いてコンパレータ１４から出力されるフェイルデータＤ３を収集メモリ１８にバースト転送する収集メモリコントローラ１７を備える。 - 特許庁

To allow data to be captured always at the same timing without being affected by an effect of a signal wiring delay among digitizers, to reduce the number of pieces of trigger signal wiring, and to efficiently use a data storage memory, in a semiconductor tester including the plurality of digitizers configured to convert a plurality of signals to be measured outputted from a DUT into digital signals and to capture them in a memory.例文帳に追加

ＤＵＴから出力される複数の被測定信号をデジタル信号に変換してメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、デジタイザ間の信号配線遅延の影響を受けずに常に同一のタイミングでデータを取り込めるようにするとともに、トリガ信号配線数の削減と、データ保存用メモリの有効利用も実現すること。 - 特許庁

This device has a pattern generating section 11 generating common data to be written in plural DUT1-DUT32 commonly, plural memories 130 generating respectively individual data to be written in respective DUT 1-DUT32, and plural multiplexers 122 supplying common data to each of the DUT1-DUT32 or supplying individual data to each of the DUT1-DUT32.例文帳に追加

複数のＤＵＴ１〜ＤＵＴ３２に共通して書き込むべき共通データを発生するパターン発生部１１０と、ＤＵＴ１〜ＤＵＴ３２のそれぞれに書き込むべき個別データをそれぞれ発生する複数のメモリ１３０と、共通データをＤＵＴ１〜ＤＵＴ３２のそれぞれに供給する、又はそれぞれの個別データをＤＵＴ１〜ＤＵＴ３２のそれぞれに供給する複数のマルチプレクサ１２２とを有するように構成する。 - 特許庁

The virtual ALPG transmission type semiconductor test device has virtual ALPG function and real ALPG memory test function, in which a virtual ALPG operated on a hardware simulator and a real ALPG attained on hardware have the function of generating pattern at the same time by interpreting a test program although the real time is differed from each other and generate test patterns for a DUT designated by the program with a designated content at a designated speed.例文帳に追加

仮想ＡＬＰＧ機能と実ＡＬＰＧメモリテスト機能を具備し、ハードウェアシミュレータ上で動作する仮想ＡＬＰＧとハードウェアで実現する実ＡＬＰＧが、実時間は異なるが、テストプログラムを解釈し、プログラムの指定するＤＵＴに対するテストパターンを指定された内容で、指定された速度で発生して、仮想ＡＬＰＧと実ＡＬＰＧが同タイミングでパターンを発生する機能を有する仮想ＡＬＰＧ透過型半導体テスト装置とする。 - 特許庁

This apparatus has the receptacle connector attached to the performance board and is provided with the first contact pin electrically connected to the performance board, the second contact pin locked with the receptacle connector in a freely detachable manner and attached to the DUT board to be electrically connected thereto and the plug connector electrically connecting the second contact pin to the first contact pin by rotation and provided with the cam shaft fixed to the receptacle connector.例文帳に追加

本装置は、パフォーマンスボードに取り付けられ、パフォーマンスボードに電気的に接続する第１のコンタクトピンを設けたレセプタクルコネクタと、このレセプタクルコネクタに着脱自在に係合し、ＤＵＴボードに取り付けられ、ＤＵＴボードと電気的に接続する第２のコンタクトピンと、回転により、第２のコンタクトピンを第１のコンタクトピンに電気的に接続させ、レセプタクルコネクタに固定されるカムシャフトとを設けたプラグコネクタとを有することを特徴とする装置である。 - 特許庁