「FERMI LEVEL」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To restrain Fermi level pinning effect and to fine a transistor.例文帳に追加

フェルミ・レベル・ピンニング効果を抑制するとともに、トランジスタの微細化を図ること。 - 特許庁

To provide a semiconductor element for reducing influence of Fermi level of a substrate.例文帳に追加

基板のフェルミ準位の影響を低減することができる半導体素子を提供する。 - 特許庁

METHOD OF REDUCING FERMI LEVEL PINNING IN NON-SILICON CHANNEL MOS DEVICE例文帳に追加

非シリコンチャネルＭＯＳデバイス中のフェルミレベルピンニングの低減方法 - 特許庁

Consequently, a conduction band of GaAs is raised to be above a Fermi level.例文帳に追加

その結果、ＧａＡｓの伝導帯が持ち上げられ、フェルミ準位より高くなる。 - 特許庁

A difference in fermi level therefore becomes large to approximately 3.4 eV and the electromotive force can be made large.例文帳に追加

したがって、フェルミ準位の差が約３．４ｅＶと大きくなり、起電力を大きくできる。 - 特許庁

The open-circuit voltage in light irradiation to the solar cell 10 differs from a level difference between the quasi Fermi level of electrons and the quasi Fermi level of holes in the crystal Si layer 50.例文帳に追加

太陽電池１０への光照射時の開放電圧は、結晶Ｓｉ層５０内における電子の擬フェルミ準位とホールの擬フェルミ準位との準位差と異なる。 - 特許庁

The energy gap from the vacuum level to the Fermi level of the second oxide semiconductor is larger than that of the first oxide semiconductor.例文帳に追加

第２の酸化物半導体の真空準位からフェルミレベルまでのエネルギー差は第１の酸化物半導体のものよりも大きい。 - 特許庁

The Fermi level is higher than the evergy levels of the first and second valance bands, and the evergy level of the second valance band exists between the Fermi level of the metal layer 130 and the energy level of the first valance band.例文帳に追加

このフェルミエネルギレベルは第１および第２の価電子帯のエネルギレベルより高く、第２の価電子帯のエネルギレベルは金属層１３０のフェルミエネルギレベルと第１の価電子帯のエネルギレベルとの間に存在する。 - 特許庁

A metal gate electrode 41, which is a metal film having the Fermi level equivalent to that of the channel region, is formed on the insulating gate 21.例文帳に追加

ゲート絶縁膜２１上に、チャネル領域と同等のフェルミレベルを有する金属膜からなる金属ゲート電極４１が形成されている。 - 特許庁

To provide an integrated semiconductor structure capable of adjusting the Fermi level of a P-MOS appropriately.例文帳に追加

本発明は、Ｐ−ＭＯＳのフェルミ準位が適切調整可能となる集積半導体構造を提供する。 - 特許庁

Then, the quantization well pair is changed successively in band gap energy, and the first level of the first well layer 8 is the Fermi level or below of the light absorbing layer 4 in the state in which the electric field isn't applied, and the first level of the second well layer 10 is the Fermi level or above of the light absorbing layer 4.例文帳に追加

そして、量子井戸対は、そのバンドギャップエネルギーが漸次変化するとともに、電界の印加されない状態で、第１の井戸層８の第１準位が光吸収層４のフェルミ準位以下でありかつ第２の井戸層１０の第１準位が光吸収層４のフェルミ準位以上である。 - 特許庁

To provide a transparent cathode having high light transmittance, excellent in conductivity and easy to manufacture, and an anode structure in which a Fermi level matches with the level of an organic EL hole transport material, in an organic electoluminescent element.例文帳に追加

有機ＥＬ発光素子において、高い光透過度を有し、導電性が良く、製作が簡単な透明カソード、およびフェルミ準位と有機ＥＬホール輸送材料の準位がマッチするアノード構造を提供する。 - 特許庁

The InAs thin film 2 has a low-order quantum structure, the energy difference between an electron quantum level formed in the low-order quantum structure and the Fermi level is set equal to thermal energy or below.例文帳に追加

ＩｎＡｓ薄膜２は低次元量子構造を有し、この低次元量子構造に形成される電子の量子準位とフェルミ準位とのエネルギ差が、熱エネルギーと同等または小さくされている。 - 特許庁

At least at a part 4 of the tunnel insulation film 5 in the vicinity of an interface with the semiconductor substrate 1, there provided is an electric charge trap level at which an electronic potential is higher than a Fermi level of the semiconductor substrate 1.例文帳に追加

トンネル絶縁膜５のうち少なくとも半導体基板１との界面付近の一部４には、電子ポテンシャルが半導体基板１のフェルミレベルよりも高い電荷トラップ準位が設けられている。 - 特許庁

The lamination structure of the bonding layer 130 is designed so that a difference in energy between the lower end of mini band formed by the bonding layer 130 and the Fermi level of the waveguide layer 140 may be smaller than that between the lower end of mini band formed by the active layer 120 and the Fermi level of the waveguide layer 140.例文帳に追加

前記接合層１３０によって形成されるミニバンドの下端と前記導波路層１４０のフェルミ準位とのエネルギー差が、前記活性層１２０によって形成されるミニバンドの下端と前記導波路層１４０のフェルミ準位とのエネルギー差に比べて小さくなるように、前記接合層１３０の積層構造は設計されている。 - 特許庁

The semiconductor device as an embodiment of the present invention has the planar type MOSFET which has a first gate electrode and a first gate insulating film making the first gate electrode not cause Fermi-level pinning, and the fin type MOSFET which has a second gate electrode and a second gate insulating film making the second gate electrode cause Fermi-level pinning.例文帳に追加

本発明の一態様に係る半導体装置は、第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、を有する。 - 特許庁

Energy difference between the LUMO energy level of the n-type organic layer and the Fermi energy level of the conductive layer is about 2 eV or lower, and energy difference between the LUMO energy level of the n-type organic layer and the HOMO energy level of the p-type organic layer is about 1 eV or lower.例文帳に追加

ｎ型有機物層のＬＵＭＯエネルギー準位と導電層のフェルミエネルギー準位とのエネルギー差は、約２ｅＶ以下であり、ｎ型有機物層のＬＵＭＯエネルギー準位とｐ型有機物層のＨＯＭＯエネルギー準位とのエネルギー差は、約１ｅＶ以下である。 - 特許庁

To form an ohm contact electrode by improving a Fermi energy level of an oddly shaped interface based on a tunnel effect of electrons and holes by an ion diffusion method.例文帳に追加

イオンの拡散方法で電子、正孔のトンネル効果により前記異形インターフェースのフェルミエネルギーレベルを改良してオーム接触電極を形成させる。 - 特許庁

One embodiment is a Schottky barrier diode (10) made from GaN based material whose Fermi level (or surface potential) is not pinned.例文帳に追加

本発明の一実施形態は、そのフェルミ準位（または表面ポテンシャル）がピン止めされないＧａＮ系材料から作成されたショットキー障壁ダイオード（１０）である。 - 特許庁

To provide a detection element capable of restraining a thermal electron emission characteristic (influence of Fermi-level pinning), in a Schottky junction part for detecting high frequencies such as terahertz waves.例文帳に追加

テラヘルツ波等の高周波を検出するためのショットキー接合部において、熱電子放出電流特性（フェルミレベルピニングの影響）を抑制することができる検出素子を提供する。 - 特許庁

To eliminate Fermi level pinning by adopting a process familiar to existing manufacturing processes without deteriorating device characteristics in an insulated gate semiconductor device and a manufacturing method thereof.例文帳に追加

絶縁ゲート型半導体装置及びその製造方法に関し、デバイス特性を劣化させることなく、且つ、既存の製造工程になじみやすい工程によりフェルミレベルピンニングを除去する。 - 特許庁

To provide a method of reducing (avoiding) Fermi level pinning (FLP) in a high mobility semiconductor compound channel such as Ge and III-V compounds (e.g. GaAs or InGaAs) in a metal oxide semiconductor (MOS) device.例文帳に追加

金属酸化物半導体（ＭＯＳ）デバイス中の、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓまたはＩｎＧａＡｓ）のような高移動度半導体化合物チャネル中の、フェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法の提供。 - 特許庁

Thus, it is possible to suppress V_th shift due to a fixed charge or Fermi level pinning, and to achieve a semiconductor device showing satisfactory electric characteristics.例文帳に追加

これにより、固定電荷やフェルミ・レベル・ピニングに起因したＶ_thシフトを抑制でき、良好な電気的特性を示す半導体装置が実現可能になる。 - 特許庁

To remove fermi level pinning by suppressing the occurrence of dimer at the interface of high dielectric constant gate insulting film/polycrystal silicon using a process which easily fits in an existing manufacturing process, relating to a semiconductor device and its manufacturing method.例文帳に追加

半導体装置及びその製造方法に関し、高誘電率ゲート絶縁膜／多結晶シリコン界面におけるダイマーの発生を既存の製造工程になじみやすい工程により抑制して、フェルミレベルピンニングを除去する。 - 特許庁

Due to such a structure, the gate electrodes 6 and 7 generate no fermi level pinning, so that the respective threshold value voltages of the n-channel type and p-channel type MIS transistors (Qn) and (Qp) can be prevented from increasing.例文帳に追加

この構造により、ゲート電極６、７のフェルミレベルピニングが生じないので、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのしきい値電圧の上昇が抑制される。 - 特許庁

To provide a solar battery having a high voltage characteristic by forming a compound semiconductor thin film between a light absorbing layer and a buffer layer, the semiconductor thin film having a large energy difference between the bottom of a conduction band and a Fermi level.例文帳に追加

光吸収層とバッファ層との間に、伝導帯の底とフェルミレベルとのエネルギー差が大きい化合物半導体薄膜を形成することによって、電圧特性が高い太陽電池を提供する。 - 特許庁

Consequently, carrier density in the p-type clad layer 17 is increased to decrease the series resistance, and the Fermi level of the p-type clad layer 17 is sloped to suppress the generation of a leakage current caused by an overflow of electrons.例文帳に追加

これにより、ｐ型クラッド層１７中のキャリア濃度が増加されて直列抵抗が減少し、また、ｐ型クラッド層１７のフェルミレベルがスロープ状になり、電子のオーバーフローによる漏れ電流の発生が抑制される。 - 特許庁

In one embodiment, the majority carrier in the second semiconductor is electrons, and the second-impurity atoms lower the Fermi level of the second semiconductor which has the first-impurity atoms.例文帳に追加

一例として、当該第２半導体の多数キャリアは電子であり、第２不純物原子は、第１不純物原子を有する第２半導体のフェルミ準位を下降させる。 - 特許庁

A means is employed in the photovoltaic element where an intermediate layer having an energy intermediate level is provided between a p-type semiconductor layer and an n-type semiconductor layer to realize that the energy intermediate level exists in the forbidden band equal to or lesser than the Fermi level.例文帳に追加

ｐ型半導体層とｎ型半導体層との間にエネルギ中間準位を有する中間層を設けた光起電力素子において、前記エネルギ中間準位は、フェルミ準位以下の禁制帯に存在する、という手段を採用する。 - 特許庁

At this time, a Fermi level in the first metal-containing film is made to have an energy level close to the balance-band level of a doped silicon in high concentration in a p-type impurity, if the impurity in a first impurity transistor region belongs to p-type.例文帳に追加

この時、第１不純物型トランジスタ領域の不純物型がＰ型であれば、第１金属含有膜のフェルミ準位はＰ型不純物で高濃度ドーピングされたシリコンの平衡バンド準位と近接したエネルギー準位を有するようにする。 - 特許庁

A work function ΦMn of a gate electrode 6 of nMOS is made into value between electron affinity χs of silicon and an energy difference Φi of intrinsic Fermi level εi of silicon and the vacuum level of silicon, namely, set so as to establish the relation of χs<ΦMn<Φi.例文帳に追加

ｎＭＯＳのゲート電極６の仕事関数ΦＭｎを、シリコンの電子親和力χsと、シリコンの真性フェルミ準位εｉとシリコンの真空準位とのエネルギー差Φｉとの間の値にする、すなわち、χs＜ΦＭｎ＜Φｉの関係が成り立つように設定する。 - 特許庁

A semiconductor substrate is equipped with a first semiconductor and a second semiconductor formed over the first semiconductor, the second semiconductor having either an impurity which exhibits P-type conductivity or first-impurity atoms which exhibit N-type conductivity and further having second-impurity atoms which bring the Fermi level of the second semiconductor having the first-impurity atoms near to the Fermi level of the second semiconductor having no first-impurity atoms.例文帳に追加

第１半導体と、第１半導体の上方に形成された第２半導体とを備え、第２半導体は、Ｐ型の伝導型を示す不純物またはＮ型の伝導型を示す第１不純物原子と、第２半導体が第１不純物原子を有する場合のフェルミ準位を、第２半導体が第１不純物原子を有しない場合のフェルミ準位に近づける第２不純物原子とを有する半導体基板を提供する。 - 特許庁

In the organic semiconductor device containing the organic semiconductor material and the conductive electrode abutting the organic semiconductor material, the carrier density flowing between the organic semiconductor material and the conductive electrode is increased, by optimizing the bonding barrier of the organic semiconductor material and the conductive electrode by using means for regulating a quasi-Fermi level of the organic semiconductor material and the Fermi level of the conductive electrode.例文帳に追加

有機半導体材料と、前記有機半導体材料と接する導電性電極を含む有機半導体素子において、前記有機半導体材料と前記導電性電極との接合障壁を、前記有機半導体の擬フェルミ準位と前記導電性電極のフェルミ準位とを調整手段を用いて最適化することによって、前記有機半導体材料と前記導電性電極との間に流れるキャリア密度を増大させる有機半導体素子。 - 特許庁

To provide a semiconductor device having a MOSFET (metal oxide semiconductor field effect transistor) in which the fermi level pinning effect does not cause high threshold voltage at interface poly-silicon (Poly-Si)/metal oxide.例文帳に追加

フェルミレベルのピンニングの効果が、ポリシリコン（Ｐｏｌｙ−Ｓｉ）／金属酸化物の界面で高い閾値電圧を招かないＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を含む半導体デバイスの製造方法を提供する。 - 特許庁

Transition of paramagnetism to ferromagnetism or transition of ferromagnetism to paramagnetism is controlled by providing a laminated structure of an electrode 1/insulating film 2/conductor layer 3 consisted of transition metal, and shifting the position of a Fermi level by applying voltage to the conductor layer 3 via the insulating film 2.例文帳に追加

電極１／絶縁膜２／遷移金属からなる導電体層３の積層構造を有するとともに、導電体層３に絶縁膜２を介して電圧を印加してフェルミ準位の位置を移動させることによって、常磁性−強磁性遷移或いは強磁性−常磁性遷移を制御する。 - 特許庁

By making the gate electrode be possible to be doped with the p-type dopant (for instance, boron), a transistor having a desired value (for instance, it conforms Fermi level of about 4.8 to 5.6 eV) and a relating work function can easily be formed.例文帳に追加

ゲート電極をｐ型ドーパント(例えば、ボロン)でドープさせることができることにより、所望の値を有する(例えば、約4.8から約5.6eVのフェルミ準位に一致する)、関連する仕事関数を有するトランジスタを形成することが容易になる。 - 特許庁

To obtain a desired work function by especially suppressing a reaction between a high dielectric constant material and a gate electrode material, which causes a fermi level pinning phenomenon, and to increase uniformity and yield in a CMOS transistor structure employing a full silicide gate or a metal gate.例文帳に追加

フルシリサイドゲート又はメタルゲートを用いたＣＭＯＳトランジスタ構造であって、特にフェルミ・レベル・ピニング現象の原因となる高誘電率材料とゲート電極材料との反応を抑制して所望の仕事関数を得られるようにし、且つ均一性及び歩留まりを高くできるようにする。 - 特許庁

The Fermi level of the floating gate electrode 6 resides in the forbidden band of the channel region in a state that an external voltage is not applied between the channel region 4 and the control gate electrode 8 in state that an electric charge is injected in the floating gate electrode 6.例文帳に追加

フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。 - 特許庁

To provide a method and an apparatus for measuring surface carrier recombination speed capable of obtaining surface Fermi level even from FK oscillation influenced by probe light having relatively large intensity and at the same time capable of determining surface recombination speed.例文帳に追加

比較的強度の強いプローブ光の影響を受けたＦＫ振動からであっても表面フェルミ準位を求めることができると同時に表面再結合速度を決定できる表面キャリア再結合速度の測定方法及び測定装置を提供する。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of stabilizing long-term reliability of a product by suppressing occurrence of Fermi level pining so as to furthermore suppress a leak current or the like while suppressing variations in a threshold voltage, and to provide the semiconductor device.例文帳に追加

フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動を抑制しつつ、さらにリーク電流等の発生を抑制することにより、製品の長期的な信頼性を安定させることの可能な半導体装置の製造方法および半導体装置を提供する。 - 特許庁

When the average constraint energy is determined to be E_int based on the Fermi level of platinum in the boundary of core particles and the platinum shell layer; that is, platinum 5d orbital electrons on the outermost surface of the platinum shell, core particles contain an element with E_out≥3.0 eV.例文帳に追加

コア粒子と白金シェル層の界面の白金、白金シェルの最外表面の白金５ｄ軌道電子の、フェルミ準位を基準とした平均束縛エネルギーをＥ_intとする時、コア粒子は、Ｅ_out≧３．０ｅＶとなる元素を含有する。 - 特許庁

The gate electrode 17 in the p-channel MIS transistor (Qp) is constituted of a Pt silicide film, where the ratio of Si atoms to Pt atoms is less than 1 (PtSi_x:x<1) in the vicinity of the region adjacent to the gate insulating film 5, and Fermi level pinning of the gate electrode 17 is suppressed.例文帳に追加

ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極１７は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比が１未満（ＰｔＳｉ_x：ｘ＜１）のＰｔシリサイド膜で構成され、ゲート電極１７のフェルミレベルピニングが抑制されている。 - 特許庁

When a device simulation is carried out taking into consideration and interface quantization, as an interface carrier density is computed, the Fermi level and the gate current can be computed, and even if a thickness of a gate insulating film of a MOSFET is reduced, a thickness of the gate insulating film can be computed with good accuracy.例文帳に追加

界面量子化を考慮に入れてデバイス・シミュレーションを行う際、界面キャリア密度を計算するため、フェルミレベルとゲート電流を計算でき、MOSFETのゲート絶縁膜が薄くなっても、ゲート絶縁膜厚を精度よく計算できる。 - 特許庁

To provide a semiconductor device of MIS structure, where thermal excitation current at a limited temperature and current from the vicinity of a Fermi level are suppressed, the leakage current can be reduced and an insulating layer in which the insulating film of a high permittivity and the insulating film of the low permittivity are stacked is used.例文帳に追加

有限温度における熱励起電流とフェルミ準位近傍からの電流の両方を抑え、リーク電流の低減をはかることができる、誘電率の高い絶縁膜と誘電率の低い絶縁膜を積層した絶縁層を用いたＭＩＳ構造の半導体装置を提供する。 - 特許庁

The adjustment film 250 is formed on an area excluding the area connected to the contact plug 240 on the surface of the graphene film 230, while a Dirac point position is adjusted in the same direction as the area connected to the contact plug 240 with reference to the Fermi level.例文帳に追加

調整膜は、前記グラフェン膜表面のうち、前記コンタクトプラグと接続する領域以外の領域上に形成され、ディラック点位置をフェルミ準位に対してコンタクトプラグと接続する領域と同方向に調整する。 - 特許庁