「LATCHES」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The frequency measurement circuit is provided with a frequency divider 9 tat frequency-divides the calibration clock, a counter 4 that counts clocks outputted from the oscillation section and is reset by an output of the frequency divider, a register 5 that latches a prescribed target count value, and a comparator 6 that compares the maximum count of the counter with the target count value.例文帳に追加

周波数計測回路は、校正クロックを分周する分周器９と、発振部の出力するクロックをカウントし、分周器の出力によりリセットされるカウンタ４と、所定の目標カウント値を保持するレジスタ５と、カウンタの最大カウント値と目標カウント値とを比較する比較器６と、を備える。 - 特許庁

A semiconductor integrated circuit 10 has an inverter 14 which generates a basic clock, a delay circuit 16 consisting of m stages of gates connected in series, a latching circuit 18 which latches the output of the delay circuit 1 with the basic clock and an integrating circuit 20, which integrates the output of the latching circuit 18 in addition to a signal processing block 12.例文帳に追加

半導体集積回路１０は、信号処理ブロック１２の他に、基本クロックを発生するインバータ１４、ｍ段のゲートを直列接続した遅延回路１６、遅延回路１６の出力を基本クロックでラッチするラッチ回路１８、ラッチ回路１８の出力を積分する積分回路２０を具備する。 - 特許庁

A pixel electrode driving circuit which has data signal lines, a first latch circuit consisting of three stages of shift circuits, and second latch circuits connected to respective latches and has respective outputs of the second latch circuits connected to electrodes corresponding to pixels of red, green, and blue colors is used to perform time-division driving of each of electrodes 2 to 32.例文帳に追加

データ信号線と、3段のシフト回路で構成された第一のラッチ回路と、各ラッチに接続された第二のラッチ回路を有し、第二のラッチ回路の各出力が赤緑青の各色の画素に対応した電極に各々接続される画素電極駆動回路を用いて、電極を２乃至３２ごとに時分割駆動した。 - 特許庁

When a detection circuit 21 detects the timing of a path which makes the set up sever, a selector circuit 23 switches, in response to the detection output, a route to selectively transfer a signal which latches a data signal at a timing faster than the latch timing of the delivery side of the data signal at the timing of the path in a latch circuit 22.例文帳に追加

そして、検知回路２１がセットアップの厳しくなるパスをとるタイミングを検知したら、その検知出力を受けてセレクタ回路２３は、ラッチ回路２２において当該パスのタイミングでデータ信号を渡す側のラッチタイミングよりも早いタイミングで当該データ信号をラッチした信号を選択して転送する経路に切り替える。 - 特許庁

The power supply device 1 includes an excess current detecting section 13 which detects the occurrence of excess current on the output side and outputs a determination signal, and a latch section 15 which latches the results of the determination signal, which is input from the excess current detecting section 13, and continuously outputs the determination signal.例文帳に追加

本発明の電源装置１は、出力側の過電流の発生を検出して判定信号を出力する過電流検出部１３と、過電流検出部１３の判定信号が入力されるとともに、その判定信号の結果をラッチし継続して出力するラッチ部１５と、を備える。 - 特許庁

The switching control circuit 30 latches a selection signal ISEL for controlling the switching operation of the internal selector circuit 20 in the start timing of a period when the input clock signals ICLKA and ICLKB to the internal selector circuit 20 are both turned into an H level, and always instructs switching to the internal selector circuit 20 in the start timing.例文帳に追加

切り替え制御回路３０は、内部セレクタ回路２０の切り替え動作を制御する選択信号ＩＳＥＬを、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングでラッチし、内部セレクタ回路２０には常にこの開始タイミングで切り替えが指示される。 - 特許庁

The state holding circuit further includes a switching circuit for setting the j-th latch among the N latches held by the i-th state holding part among the M-stage stage holding parts when a status signal is input to the j-th input terminal among N kinds of input terminals at the i-th timing.例文帳に追加

状態保持回路は更に、ステータス信号がｉ番目のタイミングでＮ種類の入力端子のうちのｊ個目の入力端子に入力したとき、Ｍ段の状態保持部のうちの第ｉ番目の状態保持部が備えるＮ個のラッチのうちの第ｊ番目のラッチをセットするスイッチ回路を備える。 - 特許庁

The frequency dividing circuit has an M (natural number)-ary adder 2 and a register 3, the adder 2 adds a constant value N (natural number) inputted to a Y input terminal by reference clocks and a value inputted from the register 3 to an X input terminal and the register 3 latches the addition value obtained by the adder 2 and outputs the value to the adder 2.例文帳に追加

分周回路１は、Ｍ（自然数）進数の加算器２とレジスタ３を有し、加算器２は基準クロック毎にＹ入力端に入力される一定値Ｎ（自然数）とレジスタ３からのＸ入力端に入力される値を加算し、レジスタ３は加算器２で得られた加算値をラッチして、その値を加算器２に出力する。 - 特許庁

The telephone set 10 is provided with a key operation section 11, a system control circuit 12, a latch circuit 13, a dial generating section 14, a timer control section 15, and a timer circuit 16 and is configured such that the latch circuit 13 temporarily latches a dial number depressed by an operator, so as to delay a time until the latched dial number is outputted to a line.例文帳に追加

電話機１０は、キー操作部１１、システム制御回路１２、ラッチ回路１３、ダイヤル生成部１４、タイマ制御部１５、及びタイマ回路１６を備え、操作者により押されたダイヤル番号を一時的にラッチ回路１３に保持し、保持されたダイヤル番号を回線に出力するまでの時間を遅延するように構成する。 - 特許庁

In each of the address electrode driving parts 10a_1 to 10a_n, a latch 16 latches a preceding pulse outputted from a latch 12 and inputs the latched pulse and a new pulse outputted from the latch to an EXCLUSIVE-OR circuit 18, and only when these pulses are different from each other, a driving pulse /ACL is outputted from a NOT-AND circuit 19.例文帳に追加

アドレス電極駆動部１０ａ_１ （〜１０ａ_ｎ ）において、ラッチ１６により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路１８に入力し、これらパルスが異なった場合のみ、否定論理積回路１９から駆動パルス／ＡＣＬを出力する。 - 特許庁

When the judgement signal 4 from the comparing circuit 40 is inputted, an address buffer circuit 50 latches a row address signal 2 and a column address signal 3 being outputted at that time and outputs them as a row address signal 7 for capacity fuse and a column address signal 8 for capacity fuse for cutting off a capacity fuse.例文帳に追加

アドレスバッファ回路５０は、比較回路４０からの判定信号４が入力されると、その際に出力しているロウアドレス信号２およびカラムアドレス信号３をラッチして容量ヒューズを切断するための容量ヒューズ用ロウアドレス信号７および容量ヒューズ用カラムアドレス信号８として出力する。 - 特許庁

The frequency dividing circuit 10 is constituted, using a T flip-flop formed by cascading two D latches 11 and 12, and inputs the differential clock signals, corrected by the high-pass filter and outputs four-phase signals which are a half in frequency and 90° out of phase with the corrected differential clock signals.例文帳に追加

分周回路１０は、２つのＤラッチ１１及び１２が従属接続されたＴフリップフロップを用いて構成されており、前記ハイパスフィルタによって補正された差動クロック信号を入力し、補正された差動クロック信号に対して周波数が１／２であって互いに９０度の位相差を持つ４相信号を出力する。 - 特許庁

In compliance with the control by a controlling circuit 29 upon coming into a low power consumption mode of an electronic apparatus, a switch 81 is turned off first, a latch circuit 84 latches the signal provided by the switch 81 next, and then the outputs of a first three-state inverter 41 and a second three-state inverter 42 are made high in impedance.例文帳に追加

電子機器が低電力消費モードに移行したときに、制御回路２９の制御に基づいて、先ず、スイッチ８１がオフとされ、次に、ラッチ部８４がスイッチ８１から供給された信号をラッチした後に、第１のスリーステートインバータ４１及び第２のスリーステートインバータ４２からの出力がハイインピーダンスとされる。 - 特許庁

The signal processing circuit is provided with a bus wiring DB for receiving digital video signals, and a data register 6 for sequentially sampling the digital video signals on this bus wiring DB and outputting them in parallel, and this data register 6 includes a plurality of sampling latches 10 for level-converting each signal voltage of the digital video signals in bit units.例文帳に追加

信号処理回路はデジタル映像信号を受け取るバス配線ＤＢと、このバス配線ＤＢ上のデジタル映像信号を順次サンプリングして並列的に出力するデータレジスタ６とを備え、このデータレジスタ６はデジタル映像信号の信号電圧をそれぞれビット単位にレベル変換する複数のサンプリングラッチ１０を含む。 - 特許庁

The grommet includes both-side large-diameter cylinders (1), (2) attached to a wire harness distributed from the vehicle body side to its door side and having latches latched into through-holes in body and door panels and a bellows-like cylinder (3) coupling together the cylinders (1), (2).例文帳に追加

自動車の車体側からドア側へと配索されるワイヤハーネスに装着し、車体パネルとドアパネルの貫通孔に係止される係止部を設けた両側の大径筒部（１）（２）と、これら大径筒部（１）（２）の間を連結する蛇腹状筒部（３）とを備えたグロメットにおいて、前記蛇腹状筒部（３）の内側を部分的に凹凸を有さない平面部（３０）に形成した。 - 特許庁

The cable guide includes a body formed in the shape of a plate having a fixing portion, and a piece provided bendably for the body, wherein the body includes a plurality of cable latches, a cable latch is provided on the distal end side of the bendable piece, and a cable is latched to each cable latch thus supporting the cable in folded state.例文帳に追加

取付け部を有して板状に形成された本体と、該本体に対して屈曲可能に設けられた屈曲片とを備え、本体に複数のケーブル係止部をそれぞれ設けると共に、屈曲片の先端側にケーブル係止部を設け、各ケーブル係止部にケーブルを係止させて該ケーブルを折り畳み状態で支持することを特徴とする。 - 特許庁

This power-on reset circuit is provided with a reset voltage setting section 1 that changes an output polarity when a power supply voltage reaches a setting voltage, a reset time setting section 2 that generates a reset signal in a prescribed time after an output of the reset voltage setting section is changed, and a latch circuit that latches the reset signal generated by this reset time setting section 2.例文帳に追加

電源電圧が設定電圧になる時、出力の極性を変化するリセット電圧設定部と、このリセット電圧設定部の出力の変化時点から所定の時間後にリセット信号を生成するリセット時間設定部と、このリセット時間設定部により生成されたリセット信号をラッチするラッチ回路を備えることを特徴とする。 - 特許庁

In this semiconductor device, logic circuits (representatively, a driving circuit driving pixels, an image processing circuit, etc.) which are conventionally mounted as a silicon chip are formed on a substrate where pixels are formed and a problem of power consumption at this time is solved by making nonvolatile registers and a latches circuit that logic circuits have.例文帳に追加

本発明は半導体装置において、従来はシリコンチップで実装される論理回路（代表的には、画素を駆動する駆動回路、画像処理回路等）を、画素を形成する基板上に形成すると共に、その際に問題となる消費電力の課題に対しては、論理回路が有するレジスタ及びラッチ回路に不揮発性を持たせることで解決する。 - 特許庁

For example, configuration constituted of a data fetching part BF which fetches a data input signal Din by differential amplifier configuration when a clock signal CK is at an 'H' level and a latch part LT which latches a data output signal Dout from the BF when the CK is at the 'L' level is provided with a gain control part GCTL and common node control part CMNCTL.例文帳に追加

例えば、クロック信号ＣＫが‘Ｈ’レベルの際に差動アンプ構成でデータ入力信号Ｄｉｎの取り込みを行うデータ取り込み部ＢＦと、ＣＫが‘Ｌ’レベルの際にＢＦからのデータ出力信号Ｄｏｕｔをラッチするラッチ部ＬＴからなる構成に対し、ゲイン制御部ＧＣＴＬとコモンノード制御部ＣＭＮＣＴＬを設ける。 - 特許庁

A signal line change detecting part 300 latches the states of an ER signal 42, a DR signal 43, an RS signal 44, a CS signal 45 and a CD signal 46 by a CLOCK signal 302, and when a difference between the states and unlatched states stored in the part 300, the part 300 outputs an interrupt signal (INT2) 301 to a sequencer 200.例文帳に追加

信号線変化検出部３００は、ＣＬＯＣＫ信号３０２によってＥＲ信号４２，ＤＲ信号４３，ＲＳ信号４４，ＣＳ信号４５およびＣＤ信号４６の状態をラッチし、信号線変化検出部３００内に保持されたラッチ前の状態と差が有れば、割込信号（ＩＮＴ２）３０１をシーケンサ２００に出力する。 - 特許庁

A second counter section 7 of a second asynchronization detection section 13 receives 64FS signals, counts them, clears the count each time when the count reaches a prescribed value, a window pulse generating section 8 outputs '1' for a predetermined period before and after the count reaches the predetermined value, and a latch section latches the output by each 5f signal and provides an output.例文帳に追加

第２の非同期検出部１３は、第２のカウンタ部７により６４ＦＳ信号を受けカウントしカウント値を予め定めた値となる毎にクリアし、ウインドーパルス発生部８によりこのカウント値が予め定めた値となる前後の予め定めた期間に”１”を出力し、ラッチ部によりこの出力を５Ｆ信号毎に保持して出力する。 - 特許庁

The vehicle door opening/closing structure opens/closes a front door while maintaining a parallel state by an opening/closing mechanism, wherein strikers are fixed to both ends in the vehicle longitudinal direction of an opening of a vehicle body, and door lock mechanisms having latches engaged with the corresponding strikers are provided at both ends in the vehicle longitudinal direction of the front door.例文帳に追加

フロントドアを開閉機構により平行状態を維持したまま開閉させる車両用ドア開閉構造において、車体の開口部の車両前後方向の両端部にそれぞれストライカを固定し、フロントドアの車両前後方向の両端部にそれぞれ対応するストライカに係合するラッチを備えたドアロック機構を設ける。 - 特許庁

A receiving electric field strength measuring part 12 measures the electric field strength of a received signal outputted from the antenna switching part, an antenna switching control part 13 adds an antenna switching signal to the antenna switching part according to a prescribed timing signal, latches a measurement result of the electric field strength measuring part and adds a hold signal to the antenna having the highest electric field intensity to the antenna switching part.例文帳に追加

受信電界強度測定部１２はアンテナ切替部から出力された受信信号の電界強度を測定し、アンテナ切替制御部１３は所定のタイミング信号に従ってアンテナ切替部にアンテナ切替信号を加えるとともに、電界強度測定部の測定結果をラッチし、電界強度が最も高いアンテナに対する保持信号をアンテナ切替部に加える。 - 特許庁

The digital temperature information generating apparatus for the semiconductor integrated circuit includes a temperature information generating block that, in response to a reset signal, latches and decodes multiple divided signals obtained by multiple-dividing a second control signal at a timing corresponding to a change in period of a first control signal according to a temperature, and generates temperature information, and pads through which the generated temperature information is outputted.例文帳に追加

半導体集積回路のデジタル温度情報生成装置において、リセット信号に応答して、温度による第１制御信号の周期変化に対応するタイミングに第２制御信号を多重分周する多重分周信号をラッチおよび復号して温度情報を生成する温度情報生成部と、および前記生成された温度情報を出力するためのパッドとを備える。 - 特許庁

In an output circuit (6) that converts read parallel data into serial data to output the data, among a plurality of serially connected storage circuits operated in synchronization with clock signals for data conversion, a first storage circuit constitutes a storage stage by one latch (33 and 24, 34 and 24), and other storage circuits constitute storage stages by master and slave latches (30, 31, and 32).例文帳に追加

読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。 - 特許庁

The means for generating the clock enable signals includes: a driving means that executes pull-down or pull-up operation in response to the operation signal or non-operation signal; a reset means for resetting the output node of the driving means in response to the operation signal for the semiconductor device; and an output means which latches the signal applied to the output node of the driving means, and outputs it after buffering.例文帳に追加

その場合、クロックイネーブル信号を生成する手段は、作動信号又は非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、半導体デバイスに対する作動信号に応答して駆動手段の出力ノードをリセットするリセット手段と、駆動手段の出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えている。 - 特許庁

A TFCI(Transport Format Combination Indicator) latch/ comparison section 1-1 latches a TFCI resulting from decoding a TFCI code word from a transmitter for a Transmission Time Interval (TTI) and compares the just preceding TFCI with the current TFCI, gives a STOP signal to a parameter arithmetic circuit 15-1 to stop parameter arithmetic processing when they are the same with each other.例文帳に追加

送信装置からのチャネルフォーマット組合せ指標符号語（ＴＦＣＩ Code Word）を復号したフォーマット組合せ指標（ＴＦＣＩ）を単位データ伝送時間間隔（ＴＴＩ）の間、ＴＦＣＩ保持・比較部１−１で保持し、直前のＴＦＣＩと現在のＴＦＣＩとを比較し、同一の場合、パラメータ演算回路１５−１にＳＴＯＰ信号を送出してパラメータ演算処理を停止させる。 - 特許庁

A multiplexer circuit 40 multiplexes TxCLAV signals outputted from a plurality of PHY #0-#N of a PHY 50, an ATM layer chip 10 receives the multiplexed signal, a latch circuit 30 latches a TxADDR signal of a selected transmission destination PHY by one cell time as a routing signal 7 to control a Banian routing circuit 20 so as to transmit transmission data 6 to a selected PHY.例文帳に追加

ＰＨＹ５０の複数のＰＨＹ＃０〜＃Ｎから出力されるＴｘＣＬＡＶ信号を、多重回路４０により多重してＡＴＭレイヤｃｈｉｐ１０に取り込み、選択された送信先ＰＨＹのＴｘＡＤＤＲ信号をラッチ回路３０により１セル時間ラッチし、それをルーティング信号７としてバニヤン型ルーティング回路２０を制御し、送信データ６を選択されたＰＨＹに送信する。 - 特許庁

The current polarity detector circuit includes: a level shift circuit that reduces the output terminal voltage of a motor; a comparator that compares the output voltage of the level shift circuit with a reference voltage; and a latching circuit that latches the output voltage of the comparator when both an upper arm switching element and a lower arm switching element are turned off and thereby detects the polarity of a current flowing through the motor.例文帳に追加

電流極性検出回路は、モータの出力端子電圧を低減するレベルシフト回路と、該レベルシフト回路の出力電圧を基準電圧と比較するコンパレータと、上アームスイッチング素子及び下アームスイッチング素子が共にオフであるタイミングで、上記コンパレータの出力電圧をラッチすることにより、モータを流れる電流の極性を検出するラッチ回路とを有する。 - 特許庁

The input circuit further includes a plurality of latches configured to selectively latch a plurality of external signals and output a latched signal or signals, depending on a control signal; and a latch control unit configured to determine the operation mode of the semiconductor storage device using the latched signal and generate the control signal, depending on the determined operation mode.例文帳に追加

また、制御信号に応じて複数の外部信号を選択的にラッチし、ラッチされた信号を出力するように構成された複数のラッチ；および前記ラッチされた信号を用いて半導体記憶装置の動作モードを判断し、前記判断した動作モードによって前記制御信号を生成するように構成されたラッチ制御部を備えることを他の特徴とする。 - 特許庁

The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry.例文帳に追加

本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

The flip-flops 101 and the like are connected also to the outputs of the pulse latches 121 and the like.例文帳に追加

複数の論理回路Ｃｌｋ１１１等と、各論理回路の入力に個別的に接続された複数の入力側パルスラッチ１１１等と、各論理回路の出力に個別的に接続された複数の出力側パルスラッチ１２１等と、前記各入力側パルスラッチ１１１等の入力に個別的に接続されかつ相互にスキャンチェーン接続された複数のフリップフロップ１０１等を備え、このフリップフロップ１０１等は前記各出力側パルスラッチ１２１の出力にも接続されている。 - 特許庁

This device comprises bit lines, plural word lines arranged perpendicularly to these bit lines, plural memory cells arranged respectively at intersection regions of the bit lines and the word lines, a storing circuit having at least two latches latching data, and a program data discriminating circuit setting the bit lines to either of program voltage and program prohibiting voltage depending on a logic state of data latched by the latch by programming operation.例文帳に追加

ビットラインと、このビットラインに対して垂直に配列された複数本のワードラインと、前記ビットラインと前記ワードラインの交差領域にそれぞれ配列された複数個のメモリセルと、それぞれが対応する入出力ラインに接続され、データをラッチする少なくとも２つのラッチを有する貯蔵回路と、前記ラッチにラッチされたデータの論理状態によりプログラム動作で前記ビットラインをプログラム電圧及びプログラム禁止電圧のうちの一つに設定するプログラムデータ判別回路とを含む。 - 特許庁

This switch movement for the railway point is a device for switching tongue rails 6 or movable crossing tongues correlated connectably with fundamental rails 7 in the railway point formed as a latch type lock or a vertical clamp lock, and includes lock latches 4 operated by a rod with a cam or a slide rod, locking members 3, and the tongue vises 2.例文帳に追加

本発明は、ラッチ式鎖錠装置または垂直なクランプ式鎖錠装置として形成された、鉄道転てつ器において基本レール７に連接可能に対応付けられたトングレール６または可動のクロッシングトングを転換するための装置であって、カム付き棒またはスライド棒によって操作される鎖錠ラッチ４と、鎖錠部材３と、トング万力２とを備え、各鎖錠ラッチ４がトング万力２内に揺動可能に支承され、トングレール６がトング万力２に取り外し可能に接続され、かつくさびを用いてトング万力に拘束可能である装置に関する。 - 特許庁