「LOGIC CHIP」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To provide a semiconductor element manufacturing method for stably forming a logic element, an EEPROM cell, and a flash memory cell in one chip.例文帳に追加

ロジック素子、ＥＥＰＲＯＭセル及びフラッシュメモリセルを１つのチップ内に安定して形成できる半導体素子の製造方法を提供すること。 - 特許庁

As a result, the delay in transmission of an electric signal from the logic chip 200 to the DRAM 14 is controlled, thus the performance of a semiconductor device is enhanced.例文帳に追加

この結果、論理チップ２００からＤＲＡＭ１４０への情報伝達の遅延を抑制することにより、半導体装置の高性能化が可能になる。 - 特許庁

To obtain an apparatus for analyzing faults, capable of realizing an automation of a light-emitting analysis, even when a chip built with a logic LSI or the like is the object of analysis.例文帳に追加

ロジック系のＬＳＩ等が作り込まれているチップを対象とした場合であっても発光解析の自動化を実現し得る故障解析装置を得る。 - 特許庁

To attain current consumption reduction and chip cost reduction depending on circuit scale reduction by reducing the number of comparators and eliminating the need of a logic circuit such as an EXOR circuit.例文帳に追加

比較器の数を削減し、またＥＸＯＲ回路等の論理回路を不要にして、回路規模縮小による低消費電流化、チップコスト低減化を図る。 - 特許庁

An image sensor 100 includes a sensor or a pixel array (102), a data memory (110) and a logic circuit (114) and they are all fabricated on the same integrated chip.例文帳に追加

イメージセンサ１００は、センサすなわち画素アレイ（１０２）、データメモリ（１１０）及び論理回路（１１４）を含み、これらは全て同じ集積チップ上に設けられている。 - 特許庁

DIGITAL LOGIC PROCESSING DEVICE AND GATING METHOD OF CLOCK SIGNAL SUPPLIED TO THE SAME, AND SYSTEM ON CHIP INCLUDING THE SAME AND STREAMING PROCESSING SYSTEM USING THE SAME例文帳に追加

デジタルロジックプロセッシング装置とそれに供給されるクロック信号のゲーティング方法、及びそれらを含むシステムオンチップとそれを用いたストリーミングプロセッシングシステム - 特許庁

Reading-out or writing is carried out in the RAM 18 according to an address signal 30 supplied from the address inversion circuit 16 when the chip enable signal 26 is "logic" 1.例文帳に追加

RAM18では、チップイネーブル信号26が論理”1”のとき、アドレス反転回路16から供給されるアドレス信号30に従って読み出しまたは書き込みを行う。 - 特許庁

Since it is not required to provide the logic circuit, the chip size is decreased, the parts count and the manufacturing cost can be reduced and the manufacturing process can be simplified.例文帳に追加

ロジック回路を設ける必要がないので、チップサイズのシュリンク、部品点数の削減、製造コストの削減、製造工程の簡素化が実現する。 - 特許庁

To prevent a signal output of an unfixed logic due to deterioration in a power supply voltage and to minimize a chip occupying area in the case of the formation of an IC.例文帳に追加

電源電圧の低下にともなう不定論理の信号出力を防止し、ＩＣ化した場合のチップ占有面積を極力小さくする。 - 特許庁

Such a cell block shows the position on a chip die supporting suitable functional ability such as arithmetic, logic function, decoder and input/ output.例文帳に追加

これらのセルブロックは、算術および論理関数、デコータ゛、入力／出力などのような適切な機能性能力をサポートしているチップダイ上の位置である。 - 特許庁

To provide a semiconductor integrated circuit capable of correcting a circuit without changing a chip size by arranging a multi-logic cell below power supply wiring.例文帳に追加

電源配線下部にマルチロジックセルを配置することにより、チップサイズを変更することなく回路修正が可能な半導体集積回路を提供する。 - 特許庁

To form a high-quality non-SOI region on an SOI substrate, and to effectively integrate a logic circuit and a DRAM on the same semiconductor chip.例文帳に追加

ＳＯＩ基板上に高品質の非ＳＯＩ領域を形成することができ、ロジック回路とＤＲＡＭを同一半導体チップに効果的に集積する。 - 特許庁

METHOD FOR MANUFACTURING INTEGRATED CIRCUIT INTEGRATING ELECTRICALLY PROGRAMMABLE NONVOLATILE MEMORY AND HIGH PERFORMANCE LOGIC CIRCUIT NET IN IDENTICAL SEMICONDUCTOR CHIP例文帳に追加

電気的にプログラム可能な不揮発性メモリと高性能論理回路網とを同じ半導体チップにおいて集積する集積回路を製造する方法 - 特許庁

To provide a power-on / reset circuit capable of suppressing increase in the chip area and quickly and stably initializing a logic part at application of power to an analog / digital mixed LSI.例文帳に追加

チップ面積の増大を抑制し、且つアナログ・デジタル混在ＬＳＩにおける電源投入時でのロジック部の初期化を迅速に安定して行う。 - 特許庁

To provide a configuration to prevent an operating current from increasing without any increase in cost even when a memory mixedly mounted logic chip mounted with a phase change memory and a logic circuit is configured such that the phase change element is disposed below lowest-layer wiring.例文帳に追加

相変化メモリとロジック回路とを搭載するメモリ混載ロジックチップにおいて、相変化素子を最下層配線よりも下に配設した構成においても、コストの増大をもたらさず、動作電流の増大も防止した構成を提供する。 - 特許庁

To develop a new data transmission method in a global asynchronous network on-chip, capable of containing an element used for synchronous logic and/or an element used for asynchronous logic, and to develop a device that is usable for the method.例文帳に追加

同期ロジックに用いる要素及び／又は非同期ロジックに用いる要素を含むことが可能な、大域的非同期ネットワークオンチップにおける新規データ転送方法、及びそのような方法に使用できるデバイスを開発すること。 - 特許庁

Bonding pads 20 on a memory chip 3 mounted on the upper part of the logic chip 2 by a face-up method are connected to the lands 5a on the wiring board 1 through barrier metal layers 21 and Au wires 22 formed on respective bonding pads 20.例文帳に追加

また、ロジックチップ２の上部にフェイスアップ方式で実装されたメモリチップ３のボンディングパッド２０と配線基板１のランド５ａは、ボンディングパッド２０上のバリアメタル層２１とＡｕワイヤ２２とを介して接続されている。 - 特許庁

To provide a method for stacking and mounting a memory and its structure in which the memory is formed by welding a memory chip and a logic circuit chip respectively on one surface and the other surface of a lead frame especially having metal ball members.例文帳に追加

特に金属球体を有するリードフレームの一面および他面にそれぞれメモリチップ及び論理回路チップを熔接することによりメモリを構成するメモリの積み重ね実装方法及びその構造を提供する。 - 特許庁

On the upper and lower surfaces of the board of the lead frame 10 having the metal ball members 20, the memory chip 30 and the logic circuit chip 32 respectively produced by individual producing processes are installed to form EDRAM.例文帳に追加

金属球体２０を有するリードフレーム１０の基板の上面および下面に、それぞれ個別の製造プロセスにより製造されたメモリチップ３０及び論理回路チップ３２を設置することによりｅＤＲＡＭを構成させる。 - 特許庁

The memory chip packaged in the package is tested with the internal test pattern (the first test mode) generated in the logic chip or the external test pattern (the second test mode) supplied from the outside according to the mode select signal.例文帳に追加

パッケージに実装されたメモリチップは、モード選択信号に応じて、ロジックチップ内で発生する内部試験パターン（第１試験モード）または外部から供給される外部試験パターン（第２試験モード）を使用して試験される。 - 特許庁

The enable sources and the gate are laid out on a chip so that an enable signal reaches the logic gate at a slow point of time in an evaluation phase of each clock cycle and a clock (62) to drive the chip has a frequency.例文帳に追加

イネーブル信号が、各クロックサイクルの評価フェーズ中の遅い時点で前記論理ゲートに到達するように、イネーブルソースとゲートはチッフ゜上に配置され、チップを駆動するクロック(62)はある周波数を有する。 - 特許庁

A high heat resistance area 15 that a metal silicon is made high in heat resistance is provided between a control logic circuit including the pad of an image sensor chip and an array circuit of photo elements, and a support 25 for thermal conduction is provided between the control logic circuit including the pad of the image sensor chip and a wiring board.例文帳に追加

イメージセンサーチップのパッドを含む制御ロジック回路と、フォト素子のアレイ回路との間に、金属シリコンを加工して、熱抵抗を高くした状態で形成された高熱抵抗領域１５を備え、また、イメージセンサーチップのパッドを含む制御ロジック回路と配線基板との間に熱伝用支柱２５を備える。 - 特許庁

This semiconductor storage device 1 is provided with: a memory IC chip 10 having a spare memory cell; a logic IC chip 20 to which the memory IC chip 10 is connected through an electrical bonding section 2; and a switching element section for switching the selecting operation of the spare memory cell from a defective memory cell.例文帳に追加

本発明に係る半導体記憶装置１は、スペアメモリセルを有するメモリＩＣチップ１０と、このメモリＩＣチップ１０が電気的接合部２を介して接続されているロジックＩＣチップ２０と、不良メモリセルからスペアメモリセルの選択動作を切り替える切替用素子部とを備えている。 - 特許庁

In a semiconductor device having a plurality of semiconductor chips, a fuse element section 104 for adjusting the internal power source potential of a memory chip 101 and a fuse element section 105 for adjusting refresh- timing are arranged at a logic chip 102 side.例文帳に追加

複数の半導体チップを有する半導体装置において、メモリチップ１０１の内部電源電位調整用ヒューズ素子部１０４およびリフレッシュタイミング調整用ヒューズ素子部１０５をロジックチップ１０２側に配置した。 - 特許庁

To provide a small semiconductor device with a congestion control function by constituting the congestion control function by simple logic regarding an IC chip etc. to be mounted on an IC tag etc.例文帳に追加

ＩＣタグなどに実装されるＩＣチップなどにおいて、輻輳制御機能を簡単な論理で構成し、小さいサイズの輻輳制御機能付き半導体装置を提供する。 - 特許庁

To reproduce trouble having occurred in hardware model simulation in logic verification with small man-hours, in verification work of an SoC (System on Chip) device.例文帳に追加

ＳｏＣデバイスの検証作業において、ハードウェアモデルシミュレーションにて発生した不具合を早急かつ少ない工数で論理検証において再現させることを可能にする。 - 特許庁

To reduce a circuit scale and shorten a time required for a burn-in test, in a semiconductor device mounted mixedly with a logic circuit and a memory on the same chip.例文帳に追加

同一チップ上にロジック回路とメモリが混載された半導体装置において、回路規模を縮小するとともにバーンイン試験に要する時間を短縮することを可能にする。 - 特許庁

To eliminate restriction of wirings and arrangement of bumps due to the existence of a fuse elements group, in a hybrid semiconductor chip including a logic circuit section and a memory macro section on a same substrate.例文帳に追加

論理回路部とメモリマクロ部を同一基板に備えた混載型の半導体チップにおいて、ヒューズ素子群の存在による配線やバンプの配置の制約をなくす。 - 特許庁

A level setting circuit supplying a logic level to a pad which is uninspected in an operation test is provided to an inside of a semiconductor chip, and a level detection circuit is provided to an area near an inner circuit.例文帳に追加

半導体チップ内部に、動作試験において未検査となるパッドに論理レベルを供給するレベル設定回路と、内部回路の近傍にレベル検出回路を設ける。 - 特許庁

To provide a semiconductor device which can reduce a leak current by realizing mixed loading of a logic circuit provided inside an SOI structure and a circuit provided inside a bulk structure in one chip.例文帳に追加

ＳＯＩ構造内に設けられたロジック回路とバルク構造内に設けられた回路を１チップに混載し、リーク電流の低減が可能な半導体装置を提供できる。 - 特許庁

To provide a power consumption suppression circuit for low voltage dynamic logic that can efficiently reduce power consumption due to a sub- threshold leakage current without increasing the chip area.例文帳に追加

チップ面積を増大させずにサブ−スレショルド漏泄電流による電力消耗を効率的に減らし得る低電圧ダイナミックロジックの電力消耗抑制回路を提供する。 - 特許庁

The logic circuit (115) is external to the memory chip (52) and is configured to receive a signal indicative of whether a received memory address is associated with a detected parity error.例文帳に追加

論理回路(115)は、メモリチップ(52)の外部に配設され、受信したメモリアドレスが検出されたパリティエラーに関連するか否かを示す信号を受信するよう構成される。 - 特許庁

Japanese chip makers which formed the Parallel Processing RAM (PPRAM) consortium to investigate a scalable DRAM architecture with integrated logic to remedy growing bus bandwidth constraints 例文帳に追加

バス帯域幅制約の拡大を軽減すべく, 集積ロジックをもったスケーラブルなDRAMアーキテクチャを研究するコンソーシアム, PPRAM(並列処理RAM)コンソーシアムを結成した日本のチップメーカ達 - コンピューター用語辞典

Also, since the analog circuit part for verification including the logic part in a pseudo-status is verified by the analog analyzing tool, the design quality of a single chip as a whole can be maintained or improved.例文帳に追加

また、ロジック部を疑似的に含む検証用アナログ回路部をアナログ解析ツールにより検証するので、１チップ全体の設計品質を維持又は向上できる。 - 特許庁

For controlling an output driver, chip areas and power consumption are reduced by using a CMOS digital logic, and clock-on-demand is provided through employment of a delay line of an open loop structure and a logic operation method.例文帳に追加

本発明では、出力ドライバー制御のために、ＣＭＯＳデジタルロジックを使用することによりチップ面積及び電力消費の低減が可能なようにし、オープン−ループ構造の遅延ラインと論理演算方式の採択を介してクロック−オン−ディマンド（clock-on-demand）を実現した。 - 特許庁

To readily provide a semiconductor device for solving a problem for manufacturing a system on a chip by a manufacturing method which is a combination of a memory specific manufacturing process and a logic-specific manufacturing process; and a number of LSI chips in the system on a chip are sealed by resin.例文帳に追加

メモリ特有の製造プロセスとロジック特有の製造プロセスとを組み合わせたシステムＬＳＩを製造するための問題を解決し、システムＬＳＩを複数のＬＳＩチップを樹脂にて封止した半導体装置を容易に提供する。 - 特許庁

A determination logic 25 determines disconnection of connection lines L1 through L4 transmitting the driving signal Vsv+ and Vsv- for performing servo control from a circuit chip 3 side to a sensor chip 2 side based on a voltage Vcmp obtained by level-converting the voltage Vcv via a comparator 24.例文帳に追加

判定ロジック２５は、コンパレータ２４を通じて電圧Ｖcvをレベル変換した電圧Ｖcmpに基づいて、サーボ制御を行うための駆動信号Ｖsv+、Ｖsv-を回路チップ３側からセンサチップ２側に伝達する接続ラインＬ１〜Ｌ４の断線を判定する。 - 特許庁

An output 38 to an antenna 42 of an RFID tag 10 is disconnected from a balance circuit of an RFID chip, by a series switch brought into an operation state in response to a logic command CLOAK generated by the RFID chip.例文帳に追加

ＲＦＩＤタグ１０のアンテナ４２に対する出力３８は、ＲＦＩＤチップによって生成された論理コマンドＣＬＯＡＫに応答して動作状態にされる直列スイッチによって、ＲＦＩＤチップの平衡回路から切断される。 - 特許庁

Since the logic cells 31 are not arranged at the center of the chip where voltage drops likely occur in a conventional example, and the capacitive cell 65 is provided at the center, the occurrence of voltage drops on the chip can be prevented by avoiding the occurrence of voltage drops at the center.例文帳に追加

従来電圧降下の発生しやすかったチップ中央部には論理セル３１を配置せずに、容量セル６５を設けることにより、チップ中央部の電圧降下を回避し、チップ上の電圧降下を防止することが可能になる。 - 特許庁

To enable an element to operate at a higher speed by controlling a delay in transmission of an electric signal, since a pad section of a logic element and an element region of a semiconductor chip is bump-bonded.例文帳に追加

論理素子のパッド部と、半導体チップの素子領域とがバンプ接合されることにより、電気信号の伝達の遅延が抑制されるため、素子の高速動作性を図ることができる。 - 特許庁

To provide a high withstand voltage semiconductor device at a low cost in which a device for power, a circuit for driving the device for power, and a logic device for controlling the device for power are integrated on a single chip.例文帳に追加

電力用素子、電力用素子を駆動する回路および電力用素子を制御する論理素子を同一チップに集積した高耐圧の半導体装置を低コストで得ること。 - 特許庁

When the current source is turned on, a clock that works freely on a clock tree distributed over the chip becomes effective, and the operation of a function logic inside the IC is prohibited.例文帳に追加

電流源をオンすることは、チップに亘って分布するクロック・ツリー上の自由動作するクロックを有効にし、集積回路内の機能ロジックの動作を禁止する、ことを具備する。 - 特許庁

The centralized interrupt controller having a single copy of APIC (advanced programmable interrupt controller) logic provides all the processing units of a multi-sequencer chip or a system with APIC interrupt providing services.例文帳に追加

ＡＰＩＣロジックのシングルコピーを有する中央化されたインタラプトコントローラは、マルチシーケンサチップ又はシステムのすべての処理ユニットに対してＡＰＩＣインタラプト提供サービスを提供する。 - 特許庁

It is characterized in that a logic circuit for compressing and expanding data arranged between a memory array in a semiconductor memory and an I/O circuit is integrated on a memory LSI with one chip.例文帳に追加

半導体メモリにおけるメモリアレーと、Ｉ／Ｏ回路との間に介在するデータ圧縮伸張のための論理回路をメモリＬＳＩ上にワンチップ集積した点を特徴とする。 - 特許庁

A port logic circuit 22 of the semiconductor chip CPa controls input/output functions of I/O cells 21a, 21b connected to external terminals 41a, 41b based upon commands of a CPU 23.例文帳に追加

半導体チップＣＰａのポートロジック回路２２は、ＣＰＵ２３の指令に基づいて、外部端子４１ａ，４１ｂに接続されたＩ／Ｏセル２１ａ，２１ｂの入出力機能を制御する。 - 特許庁