「LOGIC CHIP」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a circuit which performs a stabilized boosting in the case where a semiconductor device typified by a non-contact ID chip includes a circuit which requires a higher voltage than a logic circuit does.例文帳に追加

非接触型ＩＤチップに代表される半導体装置において、論理回路よりも高電圧が必要な回路を有する場合、安定した昇圧をおこなう回路を構成する。 - 特許庁

An exemplary embodiment of the present invention provides a fast incrementer having a simple logic circuit for zero detection with an MUX structure, which is capable of performing speedy calculation and occupies a small area of a microprocessor chip.例文帳に追加

本発明によれば、ゼロ検出する簡単なロジックとＭＵＸ構造の簡単な回路によってダイナミックに計算するので、速い計算が可能で、チップ上の面積を減らせる。 - 特許庁

To provide a semiconductor device which uses a MOS transistor for driving which can be easily increased in the channel width per unit area and is easily mix-mounted on one chip together with a logic circuit section.例文帳に追加

単位面積当たりのチヤネル幅を容易に増大させることができ、かつ論理回路部との１チップ混載化が容易である駆動用ＭＯＳトランジスタを用いた半導体装置を得る。 - 特許庁

Thereafter, the memory circuits 4 are tested on the wafer 2 and, in case either one of the memory circuits 4 on both sides of one logic circuit 6 is defective, the semiconductor chip of one memory IC is formed by joining the other defectless memory circuit 4 with the logic circuit 6.例文帳に追加

その後、すべてのメモリ回路４に対してウェハー２上で試験を行い、ロジック回路６を挟む２つのメモリ回路４のうちの一方が不良品であった場合には、もう一方の良品のメモリ回路４とロジック回路６とを組にして１つのメモリＩＣの半導体チップを形成する。 - 特許庁

In a semiconductor device formed of automatic arrangement wiring employing a standard cell by a multi-layer process, the multi-logic cell is arranged below second metal power supply wiring whereby a layout which permits the change of a circuit without changing the chip size or a lower stage layer by arranging the multi-logic cell below the second metal power supply wiring is made.例文帳に追加

スタンダードセルを用いた自動配置配線で多層プロセスにより形成された半導体装置において、第二メタル電源配線下部にマルチロジックセルを配置することでチップサイズや下階層を変更することなく回路変更が可能なレイアウトが作成される。 - 特許庁

To obtain a semiconductor integrated circuit device which can increase the access speed to the memory cell of the memory cell section of a DRAM by reducing the resistance of the bit line or capacity connection of the memory cell section by siliciding the diffusion layer of a logic circuit section in a chip in which the memory cell section and the logic section of a peripheral circuit integrally coexist.例文帳に追加

ＤＲＡＭのメモリセル部と、周辺回路のロジック部とを一体化した混載チップで、論理回路部の拡散層を珪化物化して高速化、高集積化しつつ、メモリセル部のビット線接続や容量接続の抵抗を低減して該セルへのアクセスの高速化を可能にする装置を提供する。 - 特許庁

A circuit of a driver 41 comprises: a logic unit 101 which generates various control signals used for lighting drive of each LED in each LED chip 40; and a buffer unit 102 which performs lighting drive of each LED based on the various control signals generated from the logic unit 101.例文帳に追加

駆動装置４１の回路は、各ＬＥＤチップ４０の各ＬＥＤを点灯駆動する各種制御信号を生成するロジック部１０１と、ロジック部１０１で生成した各種制御信号に基づいて各ＬＥＤを点灯駆動するバッファ部１０２とから構成される。 - 特許庁

To make a modular chip selection control circuit scalable by letting the modular chip selection control circuit have an address decode stage with a first number of address decoders, a control stage with a second number of control units, and a pin configuration stage with a third number of pin configuration logic circuits.例文帳に追加

モジュール方式のチップ選択制御回路を第１の数のアドレスデコーダを備えたアドレスデコード段、第２の数の制御ユニットを備えた制御段、および第３の数のピン構成論理回路を備えたピン構成段を持たせることによってスケーリング可能にする。 - 特許庁

Since respective logic circuit parts 51 to 57 in the main control means 50A consist of one-chip programmable logic device 50, the plurality of parts 51 to 57 set by the device 50 can easily be changed by logic preparation information (so-called circuit constitution information) prepared in advance and the means 50A before change can be reused (recycled).例文帳に追加

主制御手段５０Ａの各論理回路部５１〜５７を、１チップのプログラマブル・ロジック・デバイス５０にて構成したので、プログラマブル・ロジック・デバイス５０に設定された複数の論理回路部５１〜５７を、予め作成した論理設定情報（所謂、回路構成情報）により容易に変更することができ、変更前の主制御手段５０Ａを再利用（リサイクル）することができる。 - 特許庁

An in-circuit emulator 10 to verify the chip design divided into internal logic design and external interface design to communicate with the target system 12 by at least one interface protocol includes a processing engine 101 to process algorithm of the logic function by design of an internal logic and a pin signal generating part 102 to generate a plurality of pin signals by design of an external interface.例文帳に追加

内部ロジック設計と、少なくとも一つのインターフェースプロトコルによって目標システム１２と通信するための外部インターフェース設計とに分かれるチップ設計を検証する回路内エミュレータ１０は、内部ロジックの設計によってロジック関数のアルゴリズムを処理するプロセシングエンジン１０１と、外部インターフェースの設計によって複数のピン信号を生成するピン信号生成部１０２とを含む。 - 特許庁

To provide a logic circuit for shortening a design period of an LSI, reducing chip cost and preventing the occurrence of an operation mistake due to leakage during asynchronous checking by facilitating false path setting of timing constraint file needed during logic synthesis, and to provide a semiconductor design support device and semiconductor design support program for generating a gate level circuit from the logic circuit.例文帳に追加

論理合成時に必要となるタイミング制約ファイルのフォルスパス設定を容易にさせて、ＬＳＩの設計期間の短縮とチップコストの削減とを可能にするとともに、非同期チェック時における漏れによる作業ミスの発生を防止した論理回路を提供し、かかる論理回路からゲートレベル回路を生成する半導体設計支援装置および半導体設計支援方法を提供する。 - 特許庁

The logic chip 30 further includes a driver output terminal for outputting the vibration control signal to the driver chip 20, an external output terminal for outputting the control signal to an external circuit other than the driver chip, and also output switch units (SW51, 53 and 55) for connecting one of the plurality of signal output sections with the driver output terminal or the external output terminal.例文帳に追加

チップ３０は、さらにドライバチップ２０へ振動制御信号を出力するドライバ出力端子と、ドライバチップ以外の外部回路に制御信号を出力する外部出力端子を有し、複数の信号出力部の内のいずれかをドライバ用出力端子または外部出力端子に接続する出力切替部（ＳＷ５１，５３，５５）を備える。 - 特許庁

A self-constitution type memory is provided in a chip, the self- constitution type memory or other memory and a logic circuit in the chip in which a test circuit is constituted in a normal memory are tested by a tester HDL, the memory used for constitution of the test circuit can be operated as a normal memory.例文帳に追加

自己構成型のメモリをチップ内に設けて、テスタＨＤＬによりその自己構成型のメモリまたは通常のメモリにテスト回路を構成してチップ内の他のメモリやロジック回路をテストし、テスト回路の構成に用いたメモリを通常のメモリとして動作できるように再構成するようにした。 - 特許庁

Memory chips MEM_A and MEM_B are laminated on a logic chip LOG, and the transmission and reception of commands, addresses, data etc. between the chip LOG and the memory chips MEM_A and MEM_B are performed by wireless communication using inductive coupling transmission terminal groups 211, 214, 218 and 219, and inductive coupling reception terminal groups 212, 213, 215 to 217.例文帳に追加

論理チップＬＯＧ上に、メモリチップＭＥＭ＿Ａ，ＭＥＭ＿Ｂを積層し、ＬＯＧとＭＥＭ＿Ａ，ＭＥＭ＿Ｂ間とのコマンド、アドレス、データ等の送受信を誘導結合送信端子群２１１，２１４，２１８，２１９および誘導結合受信端子群２１２，２１３，２１５〜２１７を用いた無線通信によって行う。 - 特許庁

One or both of a transmitting side and a receiving side are configured to directly connect a logic programmable device (FPGA) to a physical chip of a network, and to connect the computer of the transmitting/receiving side thereto.例文帳に追加

送信側及び受信側の一方あるいは双方を、ネットワークの物理チップに論理プログラマブルデバイス（ＦＰＧＡ）を直接接続した構成とし、送受信側のコンピュータをそれに接続する。 - 特許庁

On the circuit formation surface of a semiconductor chip 20, a CPU core 1, a DSP core 2, an analog circuit 3, an analog/digital conversion circuit 4, a memory (ROM/RAM) 5, and a logic circuit 6 are subjected to divisional formation.例文帳に追加

半導体チップ２０の回路形成面に、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３と、アナログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロジック回路６とを分割形成する。 - 特許庁

Further, there is provided a laser irradiator 23 for irradiating a laser to the semiconductor chip 3a for taking a step of repairing by transmitting a laser irradiation hole 22c provided in the memory/ logic inspecting probe card 22.例文帳に追加

また、このメモリ・ロジック検査用プローブカード２２に設けられたレーザ照射口２２ｃを透過してリペア処置のためのレーザを半導体チップ３ａに照射するレーザ照射装置２３が設けられる。 - 特許庁

When a normal flash memory is constituted using one chip of a non-volatile semiconductor memory, an input buffer 13 and an address signal A19 processing logic circuit 14 are set to a disable-state.例文帳に追加

不揮発性半導体記憶装置を１チップ用いて、通常のフラッシュメモリを構成する場合は、入力バッファ１３及びアドレス信号A19加工論理回路１４がディスエーブル状態に設定される。 - 特許庁

To realize constitution by which collision of input/output data of a memory circuit and a logic circuit on an I/O bus is prevented and a high impedance state of an I/O bus is prevented without increasing chip area.例文帳に追加

メモリ回路とロジック回路の入出力データのＩ／Ｏバス上での衝突を防止し、かつ、Ｉ／Ｏバスのハイインピーダンス状態を防止する構成をチップ面積を増加させずに実現する。 - 特許庁

In dependence on an asserted chip select signal line, a communication protocol, such as a baud rate, clock logic and a clock phase, is switched to enable communication using an optimum communication protocol for each device.例文帳に追加

この際、アサートするチップセレクト信号線に対応させ、ボーレート、クロック論理、クロック位相などの通信プロトコルを切り替えることで、個々のデバイスに最適な通信プロトコルを用いて通信することが出来る。 - 特許庁

To enable making into multiple-pin constitution and superior compatibility that can switch types of chips as well as achieve a package of the minimal size, when a memory or a memory logic mixed chip is packaged in a CSP structure.例文帳に追加

メモリまたはメモリ−ロジック混載チップをＣＳＰ構造でパッケージ化するにあたって、多ピン化が図れ、品種切替えも可能で互換性に優れ、またパッケージサイズを必要最小限で構成することができる。 - 特許庁

When reading out data, the test device 600 outputs the chip enable-signal/CE to the semiconductor memories 1-8, and switches selectively the logic level of the selecting signal/GE0 outputted to the semiconductor memories 1-4 and the logic level of the selecting signal/GE0 outputted to the semiconductor memories 5-8 to a L level.例文帳に追加

データの読出時、テスト装置６００は、Ｌレベルのチップイネーブル信号／ＣＥを半導体記憶装置１〜８へ出力し、半導体記憶装置１〜４へ出力する選択信号／ＧＥ０の論理レベルと、半導体記憶装置５〜８へ出力する選択信号／ＧＥ０の論理レベルとを選択的にＬレベルに切換える。 - 特許庁

An active region 4 where a logic circuit such as a digital signal processor is formed and a cross-like electrode pad 5 extended from a center part are disposed on a surface of the first semiconductor chip 1 arranged on a lower side.例文帳に追加

下側に配置する第１半導体チップ１の表面には、例えばデジタル信号プロセッサ等の論理回路が形成された活性領域４と、略中央部から伸びた十字状の電極パッド５を有する。 - 特許庁

To provide a logic circuit, a clock skew reduction system and a clock skew reduction method, allowing reduction of a clock skew between respective F/Fs, and allowing reduction of an area of a semiconductor chip to reduce power consumption of a semiconductor integrated circuit.例文帳に追加

各Ｆ／Ｆ間のクロックスキューを削減させ、半導体チップの面積を削減し、半導体集積回路の消費電力を削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供する。 - 特許庁

A logic circuit block 11 and a memory circuit block 12 are provided to a semiconductor chip 10, and a timing control circuit block 13 controlling the transmission timing of signals is provided to an interconnect line between the circuit blocks 11 and 12.例文帳に追加

半導体チップ１０には、論理回路ブロック１１とメモリ回路ブロック１２とが形成され、これら回路ブロック間の配線には、信号の伝播タイミングを調整するタイミング調整回路ブロック１３が設けられている。 - 特許庁

An IC chip 20 is made up of a PLL(phase-lock loop) circuit 3 for supplying a system clock, a logic circuit 4 to be tested at an actual operation speed, and a BIST circuit 5 for compression-storing a test result as test result data 17.例文帳に追加

ＩＣチップ２０は、システムクロックを供給するＰＬＬ回路３、実動作速度によるテストされる論理回路４、及び、テスト結果をテスト結果データ１７として圧縮格納するＢＩＳＴ回路５で構成される。 - 特許庁

To integrate a multitude of circuits in one chip without complicating a manufacturing process, in a semiconductor integrated circuit comprising a plurality of circuit blocks having different manufacturing processes such as an analog circuit, a logic circuit, a memory circuit or the like.例文帳に追加

アナログ回路、ロジック回路、メモリ回路等のように製造プロセスが異なる複数の回路ブロックを含む半導体集積回路において、製造プロセスを複雑にすることなく、１つのチップに多くの回路を集積する。 - 特許庁

By designating the position of a block in a region unit in which a chip flat surface is divided into grid shapes and arranging a logic element virtually generated in the divided unit region, the wiring length and the wiring congestion degree are accurately estimated.例文帳に追加

チップ平面を格子状に分割した領域単位でブロックの位置を指定し、分割した単位領域に仮想的に生成した論理素子を配置することで配線長と配線混雑度を精度よく推定する。 - 特許庁

To provide an electronic circuit capable of integrating more electric circuits such as amplifier circuits and arithmetic and logic unit without enlarging a semiconductor chip in which an element such as a semiconductor laser is arranged.例文帳に追加

半導体レーザ等の素子を配置した半導体チップを大きくすることなく、より多くの増幅回路や演算回路等の電気回路を集積することが可能な電子回路を提供することを目的とする。 - 特許庁

In an inner area 101 of a chip 100, there are arranged macro blocks 31-35 consisting of logic circuits, and area I/O blocks 1 comprising I/O blocks, power supply blocks for supplying power supply potential and grounding potential, interconnection cells.例文帳に追加

チップ１００の内部領域１０１に、ロジック回路かなるマクロブロック３１〜３５と、Ｉ／Ｏブロック、電源電位及び接地電位を供給する電源ブロック、並びに配線セルを有するエリアＩ／Ｏブロック１と、をレイアウトする。 - 特許庁

A physical circuit 40 of the I/F circuit 30 is arranged on a side SB1 side being a short side of the second semiconductor chip 20, and a logic circuit 60 is arranged on a side SB3 side opposite to the side SB1.例文帳に追加

高速シリアルＩ／Ｆ回路３０の物理層回路４０は、第２の半導体チップ２０の短辺である辺ＳＢ１側に配置され、ロジック回路６０は、辺ＳＢ１に対向する辺ＳＢ３側に配置される。 - 特許庁

With respect to the semiconductor device provided with at least an I/O area 12 in which input/output pads are formed and active regions 16 and 17 in which circuits can be mounted on the same chip 10, several logic circuits having the same function or different functions are mounted in the active regions 16 and 17 on the same chip 10.例文帳に追加

少なくとも、入出力パッドが形成されたＩ／Ｏ領域１２と、回路を搭載可能なアクティブ領域１６、１７とを同一チップ１０上に備えた半導体装置において、同一の機能または異なる機能を有する複数個のロジック回路を同一チップ１０のアクティブ領域１６、１７に搭載する。 - 特許庁

To provide a semiconductor integrated circuit in which the timing of the exchange of data between a memory and a logic part is optimized, operation performance and operation speed are improved, while current consumption is reduced, in the semiconductor integrated circuit in which the memory and the logic part are formed on a single semiconductor chip and a plurality of data processing are simultaneously carried out.例文帳に追加

メモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路における、メモリ部とロジック部とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される半導体集積回路を提供する。 - 特許庁

Built-in self test is started by the command of CPU 12 and the test results of a memory 11 and a logic circuit group 13 are read from the memory inspection compressor 17 and the logic circuit inspection compressor 15, it is compared with an expectation value which is previously stored in the memory 11 and the result is diagnosed in the one chip microcomputer 10.例文帳に追加

そして、ＣＰＵ１２の指令により組み込み自己検査を起動し、メモリ１１および論理回路群１３のテスト結果をメモリ検査用圧縮器１７および論理回路検査用圧縮器１５から読み出して、１チップマイクロコンピュータ１０内部において、あらかじめメモリ１１に記憶されている期待値とそれぞれ比較し結果診断を行う。 - 特許庁

In this semiconductor device, logic circuits (representatively, a driving circuit driving pixels, an image processing circuit, etc.) which are conventionally mounted as a silicon chip are formed on a substrate where pixels are formed and a problem of power consumption at this time is solved by making nonvolatile registers and a latches circuit that logic circuits have.例文帳に追加

本発明は半導体装置において、従来はシリコンチップで実装される論理回路（代表的には、画素を駆動する駆動回路、画像処理回路等）を、画素を形成する基板上に形成すると共に、その際に問題となる消費電力の課題に対しては、論理回路が有するレジスタ及びラッチ回路に不揮発性を持たせることで解決する。 - 特許庁

The self-check of incorporation is started by a command of a CPU 12, and the test results of the memory 11 and a logic circuit group 13 are read from the memory checking compressor 17 and the logic circuit checking compressor 15 and compared respectively with expected values stored beforehand in the memory 11 to diagnose the result inside the one-chip microcomputer 10.例文帳に追加

そして、ＣＰＵ１２の指令により組み込み自己検査を起動し、メモリ１１および論理回路群１３のテスト結果をメモリ検査用圧縮器１７および論理回路検査用圧縮器１５から読み出して、１チップマイクロコンピュータ１０内部において、あらかじめメモリ１１に記憶されている期待値とそれぞれ比較し結果診断を行う。 - 特許庁

To provide a BiCDMOS structure implementing all of a DMOS (doubly diffused metal oxide silicon) power circuit, a CMOS (complementary metal oxide silicon) digital logic circuit and a complementary bipolar analog circuit on a single integrated circuit chip and a method of manufacturing the same.例文帳に追加

ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。 - 特許庁

To provide a method of manufacturing a semiconductor device by which a DRAM and a MOSFET can function as desired, when integrating the DRAM and the MOSFET, a constituent element of a logic circuit, on the one and the same chip.例文帳に追加

ＤＲＡＭと、ロジック回路の構成要素となるＭＯＳ電界効果トランジスタと、を同一チップに混載するときに、ＤＲＡＭやＭＯＳ電界効果トランジスタを所望の性能にすることができる半導体装置の製造方法を提供すること。 - 特許庁

Inside a logic chip 100, a signal-processing circuit 101, memory controller 102, BIST circuits 103, 104, BIST controller 105, EEPROM 106, register 107, EX-NOR circuit 108 and selection switch 109 are installed.例文帳に追加

ロジックチップ１００内に、信号処理回路１０１、メモリコントローラ１０２、ＢＩＳＴ回路１０３，１０４、ＢＩＳＴコントローラ１０５、ＥＥＰＲＯＭ１０６、レジスタ１０７、ＥＸ−ＮＯＲ回路１０８、選択スイッチ１０９を設ける。 - 特許庁

In the reconfiguration of this gate array, an optical memory 3 is arranged on the chip and this optical memory 3 is irradiated with light, and by simultaneously irradiating each of the light receiving elements with optical signals depending on programs, the logic cell is reconfigured.例文帳に追加

このゲートアレイを再構成するに際し、チップ上に光メモリ３を配置し、この光メモリ３に光を照射して、受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、ロジックセルを再構成する。 - 特許庁

The chip selection circuit activates defect detecting and repairing circuits, such as a repair circuit or a test time shortening circuit, when at least one signal out of output signals of the plurality of data input buffer circuits is in a first logic state.例文帳に追加

チップ選択回路は複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第１論理状態の時、リペア回路またはテストタイム短縮回路のような不良検証及び改善回路を活性化させる。 - 特許庁

In the system LSI carrying the large-scale logic circuit and the memory, the on-chip first memory allows error correction according to the error correction code, so that soft error resistance to the stored information can be improved.例文帳に追加

大規模論理回路とメモリを搭載した所謂システムＬＳＩにおいて、オンチップの第１メモリは誤り訂正コードによる誤り訂正が可能にされるから、その記憶情報に対しするソフトエラー耐性を向上させることができる。 - 特許庁

The logic chip (2) is provided with a data storage circuit (22) for holding test data at a test mode, and the test data supplied through a data input/output terminal (6) in response to a test data set command are stored in the data storage circuit (22).例文帳に追加

ここにおいて、ロジックチップ（２）は、テストモード時にテストデータを保持するデータ記憶回路（２２）を備え、テストデータセットコマンドに応答してデータ入出力端子（６）を介して供給されるテストデータを、データ記憶回路（２２）に格納する。 - 特許庁

To prevent increase in test time accompanying scale enlargement of a circuit due to realizing individual test designs in a plurality of function circuit blocks (DRAM, logic, or the like) mounted on an LSI formed into one chip and sequentially testing them by using a plurality of testers.例文帳に追加

１チップ化されたＬＳＩに搭載された複数の機能回路ブロック（ＤＲＡＭ，ロジック等）には個別のテスト設計が実現され、テスタを使い分けて順次テストしていたため、回路の規模化に伴ってテスト時間が増大する。 - 特許庁

The computer chip set is provided with a phase signal generating circuit for generating the group of phase signals and a signal conversion logic circuit for generating an output signal referring to one of the first and second clock rates which are not referred to by an input signal.例文帳に追加

コンピュータチップセットは、位相信号の集合を発生できる位相信号生成回路と、第１、第２クロックレートのうち入力信号が参照していない側を参照する出力信号を発生する信号変換論理回路をもつ。 - 特許庁