「Memory Cell」に関連した英語例文の一覧と使い方(86ページ目) - Weblio英語例文検索

Thereby, the part area which is going to be protected by the memory cell array can be prevented from being written incorrect data.例文帳に追加

これにより、メモリセルアレイで保護しようとする一部領域に正しくないデータが書込まれることを防止しうる。 - 特許庁

To provide a semiconductor memory device having a structure suitable for the micronization of a cell size, and to provide a method of manufacturing the same.例文帳に追加

セルサイズの微細化に適した構造を有する半導体記憶装置およびその製造方法を提供する。 - 特許庁

For example, when a surplus address is inputted to a memory cell array 11, it is detected by a decoder 22 for test.例文帳に追加

たとえば、メモリセルアレイ１１の余剰なアドレスが入力されると、それをテスト用デコーダ２２で検出する。 - 特許庁

To prevent deterioration in an operation margin of a memory cell in which complementary storage nodes are short-circuited during write operation.例文帳に追加

書き込み動作時に相補の記憶ノードがショートされるメモリセルの動作マージンが低下することを防止する。 - 特許庁

Therefore, a test pattern is given directly to the parity cell array and an incorporated self-test of a semiconductor memory can be performed.例文帳に追加

したがって、試験パターンをパリティセルアレイを直接与えて半導体メモリの組み込み自己検査を実施できる。 - 特許庁

A memory cell changes the potential of a bit line from a pre-charge potential to a discharge potential in accordance with the holding data.例文帳に追加

メモリセルは、保持するデータに対応してビット線の電位をプリチャージ電位から放電電位へ変化させる。 - 特許庁

To provide an embedded bit line type read/program nonvolatile memory cell and an array of the cells capable of achieving high density.例文帳に追加

高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。 - 特許庁

To carry out an optimum voltage control according to the leak current component of a memory cell to largely reduce a leak current.例文帳に追加

メモリセルのリーク電流成分に応じて、最適な電圧制御を行い、リーク電流を大幅に低減する。 - 特許庁

To provide a nonvolatile semiconductor storage device which writes data into a memory cell quickly.例文帳に追加

メモリセルへのデータ書き込み動作を高速に実行することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

To easily reduce area by allowing storage of multi-valued data in a memory cell of a nonvolatile semiconductor storage device.例文帳に追加

不揮発性半導体記憶装置のメモリセルに多値のデータ記憶を可能とし、容易に小面積化を実現する。 - 特許庁

MEMORY DEVICE HAVING PEDESTAL COLLAR STRUCTURE FOR CHARGE-HOLDING IMPROVEMENT OF TRENCH-TYPE DRAM CELL AND FORMING METHOD THEREOF例文帳に追加

トレンチ型ＤＲＡＭセルの電荷保持向上のためのペデスタル・カラー構造を有するメモリ・デバイスおよび形成方法 - 特許庁

A memory cell MC of 1 bit comprises one MIS transistor formed at a floating silicon layer.例文帳に追加

１ビットのメモリセルＭＣがフローティングのシリコン層１２に形成された一つのＭＩＳトランジスタにより構成されれる。 - 特許庁

At the time, the data control circuit writes all data inputted from the outside and amplified by the sense amplifier in the memory cell.例文帳に追加

この際、データ制御回路は、外部から入力されセンスアンプで増幅された全てのデータをメモリセルに書き込む。 - 特許庁

Each of program cells and memory cells comprises the same magnetic storage part, the program cell comprises a state change part.例文帳に追加

プログラムセルおよびメモリセルの各々は、共に同じ磁気記憶部を含み、プログラムセルは、さらに状態変化部を含む。 - 特許庁

This semiconductor storage device includes: a memory cell array; a plurality of sense amplifiers; and a timing generation circuit.例文帳に追加

実施形態によれば、半導体記憶装置は、メモリセルアレイと、複数のセンスアンプと、タイミング生成回路と、を有する。 - 特許庁

To reduce power consumption at the time of automatic refresh mode operation in a semiconductor memory cell.例文帳に追加

本発明の課題は、半導体メモリ素子での自動リフレッシュモード動作時の消費電力の低減を図ることである。 - 特許庁

The memory cell comprises a selective transistor formed on the substrate 1, and a capacitor connected to the selective transistor.例文帳に追加

メモリセルは、基板１上に形成された選択トランジスタと、その選択トランジスタに接続されたキャパシタとを備える。 - 特許庁

The first electrode, the storage location, and the second electrode constitute a pillar phase change memory cell.例文帳に追加

上記第１の電極、上記記憶場所、および上記第２の電極は、ピラー相変化メモリセルを形成している。 - 特許庁

Arrangement of the SiN film 4 in the memory cell array is suitably adjusted from a viewpoint for controlling the device characteristic.例文帳に追加

デバイス特性をコントロールする観点から、メモリセルアレイ部におけるＳｉＮ膜４の配置等が適宜調整される。 - 特許庁

The power regeneration circuit 10 regenerates the electric power which is accumulated in the bit line of the memory cell array 2 and discharged.例文帳に追加

電力回生回路１０は、メモリセルアレイ２のビット線に蓄積され、放電された電力を回生する。 - 特許庁

Each memory cell comprises; a variable resistance layer, a first electrode layer, a second electrode layer, and a first barrier-height control layer.例文帳に追加

メモリセルは、可変抵抗層、第１電極層、第２電極層、及び第１バリアハイト制御層を備える。 - 特許庁

A system for fabricating a semiconductor device includes a memory cell test system 30, and an element wiring forming apparatus 50.例文帳に追加

本発明による半導体製造装置は、メモリセルテストシステム３０と素子配線形成装置５０とを具備する。 - 特許庁

The output of a gain control preamplifier that converts current of a memory cell to a voltage is input to a circuit as shown in (a).例文帳に追加

メモリセルの電流を電圧に変換するゲインコントロールプリアンプの出力が（ａ）に示す回路に入力される。 - 特許庁

To provide a semiconductor memory cell having a capacitor whose capacity is enough large in spite of its small size.例文帳に追加

サイズが小さくてもキャパシタ容量が十分に大きいキャパシタを有する半導体記憶装置を提供する。 - 特許庁

To increase readout margin by suppressing the generation of a fringe current in the readout of data from a memory cell.例文帳に追加

メモリセルからのデータの読み出しにおいて、フリンジ電流の発生を抑制し、読み出しマージンを大きくすること。 - 特許庁

The gate electrode of the nMOS transistor 11a in the memory cell MC is connected to a word line WL with its drain connected to a bit line BL.例文帳に追加

メモリセルMC内のnMOSトランジスタ11aのゲート電極はワード線WLに接続され、ドレインはビット線BLに接続されている。 - 特許庁

The data output buffer externally outputs data that are read out from a memory cell in response to the data output clock.例文帳に追加

データ出力バッファはメモリセルから読み出されるデータをデータ出力クロックに応じて外部に出力する。 - 特許庁

Dummy cells are arranged between the row decoder and the memory cell array in the column direction and dummy bit lines are connected to dummy cells.例文帳に追加

ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。 - 特許庁

A semiconductor storage comprises: a memory cell array 4; a sense amplifier circuit 10; and a constant current source CCS.例文帳に追加

メモリセルアレイ４と、センスアンプ回路１０とを備えた半導体記憶装置において、定電流源ＣＣＳを備える。 - 特許庁

Arrays of a memory cell are arranged so as to generate sequences of data bits corresponding to the sequences of the address signals.例文帳に追加

メモリ・セルのアレイは、アドレス信号のシーケンスに対応するデータ・ビットのシーケンスを生成するように配列される。 - 特許庁

A refresh control circuit 3 executes refresh of a memory cell array 4 according to the refresh execution signal COUT.例文帳に追加

リフレッシュ制御回路３は、リフレッシュ実行信号ＣＯＵＴに従って、メモリセルアレイ４のリフレッシュを実行する。 - 特許庁

The comparator circuit outputs a state signal indicating the propriety of the update of the depth information of the memory cell array.例文帳に追加

前記比較回路は、前記メモリセルアレイの深さ情報のアップデートの可否を指示する状態信号を出力する。 - 特許庁

The Dummy BL and the Dummy/BL have wiring widths equal to bit lines in the memory cell array MCA.例文帳に追加

ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。 - 特許庁

While data writing is not performed to the memory cell MC0A, the voltage of the local bit line LBL0 becomes 0V.例文帳に追加

メモリセルＭＣ０Ａにデータ書込が行なわれていない期間にはローカルビット線ＬＢＬ０の電圧は０Ｖになる。 - 特許庁

Therefore, writing the data signal in the sense amplifier and sense amplifying of memory cell data can be performed simultaneously.例文帳に追加

したがって、データ信号のセンスアンプ２０への書込とメモリセルデータのセンス増幅とを同時に行なうことができる。 - 特許庁

A semiconductor device comprises a multiple-value memory cell including a readout transistor having a back gate electrode and a writing transistor.例文帳に追加

バックゲート電極を有する読み出し用トランジスタと、書き込み用トランジスタと、を有する多値型メモリセルを用いる。 - 特許庁

The semiconductor device includes: a memory cell 2; a precharge circuit 8; negative potential applying circuits 3 and 4; and a sense amplifier 6.例文帳に追加

半導体装置はメモリセル２とプリチャージ回路８と負電位供給回路３，４とセンスアンプ６とを具備する。 - 特許庁

To provide a latching sense amplifier highly resistant to negative bias temperature instability (NBTI) for an OTP memory cell.例文帳に追加

ＯＴＰメモリセルのための負バイアス温度不安定性（ＮＢＴＩ）耐性の高いラッチングセンスアンプを提供する。 - 特許庁

The system further includes a memory including a LUT having a number of alternative halftone cell arrangements for each tonal level.例文帳に追加

このシステムは各階調レベルに対し多数の代替ハーフトーンセル配置を有すＬＵＴを含むメモリも含む。 - 特許庁

A sense amplifier S/A compares a voltage generated by a current flowing through a selected memory cell MC with a reference voltage.例文帳に追加

センスアンプＳ／Ａは、選択メモリセルＭＣに流れる電流により生じる電圧を参照電圧と比較する。 - 特許庁

The first electrode, the second electrode, and the phase change material 204 form a via or a trench memory cell.例文帳に追加

第１の電極、第２の電極、および相変化材料２０４は、ビアまたはトレンチメモリセルを形成している。 - 特許庁

The memory cell can be fabricated advantageously with relatively wide ranges for the thickness of the silver selenide layer 406 and the glass layer 404.例文帳に追加

セレン化銀層406及びガラス層404の厚さに対して比較的広範で、有利に構成することができる。 - 特許庁

The second memory cell MC211 has a second resistance change layer R211 and a second rectifying layer D211.例文帳に追加

第２のメモリセルＭＣ２１１は、第２の抵抗変化層Ｒ２１１と第２の整流層Ｄ２１１とを有する。 - 特許庁

The first memory cell MC111 has a first resistance change layer R111 and a first rectifying layer D111.例文帳に追加

第１のメモリセルＭＣ１１１は、第１の抵抗変化層Ｒ１１１と第１の整流層Ｄ１１１とを有する。 - 特許庁

To prevent operation failure from being caused in a transistor in a peripheral circuit at the boundary between the memory cell of a DRAM and the circuit.例文帳に追加

ＤＲＡＭのメモリーセルとの境界にある周辺回路のトランジスタに作動不良が生じないようにする。 - 特許庁