「Memory Cell」に関連した英語例文の一覧と使い方(83ページ目) - Weblio英語例文検索

A comparison circuit 12 inputs the cutoff address information from the address line 15 in the period in which the signal ϕ1 is in the L level, compares it with the access address information of the memory cell, and outputs the result of the comparison as the replacement information of the memory cell.例文帳に追加

比較回路１２は、信号φ１がＬレベルの期間でアドレス線１５から切断アドレス情報を入力し、メモリセルのアクセスアドレス情報と比較して比較結果をメモリセルの置換情報として出力する。 - 特許庁

To improve an operation margin by increasing the amount of accumulated charge of memory cells in the memory cell array by simple constitution and also to improve the operation margin of a DRAM without increasing a power consumption or chip area by making a dummy cell unnecessary.例文帳に追加

簡単な構成でメモリセルアレイ内のメモリセルの蓄積電荷量を増加させ、動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させる。 - 特許庁

To provide a threshold voltage control device of a non-volatile memory cell that can accurately control the threshold voltage of a memory cell being controlled by a word line voltage, reduces control time, and can be operated with a low power, and its method.例文帳に追加

ワードライン電圧により制御されるメモリセルのしきい電圧を正確に制御し、制御時間を短縮させ、低電力で動作し得る非揮発性メモリセルのしきい電圧制御装置及びその方法を提供する。 - 特許庁

At an initial write-in operation, of which data are written into the main memory cell array 10, the first area SP1 is selected as the data writing end, and the reference cell 12 for main memory is selected as the reference data writing end.例文帳に追加

メインメモリセルアレイ１０にデータが書き込まれる初回の書込み動作時には、データ書込み先として第１領域ＳＰ１が選択され、リファレンスデータの書込み先としてメインメモリ用リファレンスセル１２が選択される。 - 特許庁

A control circuit executes writing of the same data simultaneously for a first memory cell connected to a first bit line of the first block and a second memory cell connected to the first bit line of the second block.例文帳に追加

制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。 - 特許庁

In accordance with various embodiments, a multi-level cell (MLC) magnetic memory cell stack has first and second magnetic memory elements connected to a first control line and a switching element connected to a second control line.例文帳に追加

さまざまな実施の形態に従うと、マルチレベルセル（ＭＬＣ）磁気メモリセルスタックは、第１の制御線に接続された第１および第２の磁気メモリ素子と、第２の制御線に接続されたスイッチング素子とを有する。 - 特許庁

To provide a flash memory cell which maintains a constant threshold voltage along the channel width dimension even if there is non-uniform charge concentration in a charge trapping structure along the channel width dimension, and also provide a method of manufacturing the flash memory cell.例文帳に追加

チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持したフラッシュメモリセルおよびフラッシュメモリセルの製造方法を提供する。 - 特許庁

Each of the core chips comprises a memory cell array 70, a through electrode TSV1 for data, and an output circuit RBUFO that outputs read data read from the memory cell array 70 to the through electrode TSV1 for data.例文帳に追加

コアチップのそれぞれは、メモリセルアレイ７０と、データ用の貫通電極ＴＳＶ１と、メモリセルアレイ７０から読み出されたリードデータをデータ用の貫通電極ＴＳＶ１に出力する出力回路ＲＢＵＦＯとを備える。 - 特許庁

The control circuit 20 outputs a charge control signal CHL_ and an address AD during reading/writing of data from/to a memory cell MC, and a precharge signal RPC only during reading of data from the memory cell MC.例文帳に追加

制御回路２０は、メモリセルMCに対するデータの読み出し時及び書き込み時にチャージ制御信号CHL_及びアドレスADを出力すると共に、メモリセルMCからのデータの読み出し時のみプリチャージ信号RPCを出力する。 - 特許庁

To provide the constitution of a semiconductor storage device which automatically detects a defective memory cell through a self-test and can store the defect address corresponding to the defective memory cell without using a fuse circuit.例文帳に追加

セルフテストによって欠陥メモリセルの検出を自動的に行なうとともに、欠陥メモリセルに対応する不良アドレスをヒューズ回路を用いることなく記憶することが可能な半導体記憶装置の構成を提供する。 - 特許庁

A sense amplifier circuit compares the reference current to a drain current generated by a non-volatile memory bit cell as sweeping gate voltages are applied to the non-volatile memory bit cell until a transitioning gate voltage is identified.例文帳に追加

センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する。 - 特許庁

As the discharge of the drain line DL is started prior to the discharge of the source line, the potential difference between the drain and the source of the memory cell 11 at the time of reset operation does not become large, and a current does not flow in this memory cell 11.例文帳に追加

ドレイン線ＤＬの放電がソース線よりも先に開始されるので、リセット動作時におけるメモリセル１１のドレイン−ソース間の電位差は大きくならず、このメモリセル１１に電流は流れない。 - 特許庁

The memory cell 102 uses a current flowing through the MR element 104, controls the voltage between the gate and the source of the amplification transistor 108 and detects a storage state of the memory cell 102 by the voltage drop (current loss) of the amplification transistor 108.例文帳に追加

メモリセル102は、ＭＲ素子104を流れる電流を使用して、増幅トランジスタ108のゲート・ソース間電圧を制御し、増幅トランジスタ108の電圧降下（電流損失）により、メモリセル102の記憶状態を感知する。 - 特許庁

A first memory cell transistor 21 constitutes part of the memory cell of an SRAM, and has a first-conductivity first gate electrode 24 and a pair of second-conductivity source/drain diffused layers 25.例文帳に追加

第１メモリセルトランジスタ２１は、ＳＲＡＭのメモリセルの一部を構成し、第１導電型の第１ゲート電極２４と、第１導電型と反対の第２導電型の１対の第１ソース／ドレイン拡散層２５と、を有する。 - 特許庁

This invention provides an NVM readout structure using reference memory cells, to distinguish threshold voltage difference between a reference memory cell M_rf and a readout NVM cell M_C with appropriate detection speed and excellent accuracy.例文帳に追加

本発明は、参照メモリセルを利用したＮＶＭ読取構造を提供して、適切な検出速度及び良好な正確度により参照メモリセルM_rf及び読取ＮＶＭセルM_Cの両者間のしきい電圧差を識別する。 - 特許庁

This circuit is provided with a memory 10 provided with an additional memory cell for storing defective data bit information on a memory cell, a comparing circuit 20 comparing output data DATO of the memory 10 with its expected value EXP for each data bit, and a BIST circuit 30 generating a required and sufficient test input pattern for detecting the defect of memory cells constituting the memory 10 and the expected value EXP and controlling test sequence.例文帳に追加

メモリセルの不良データビット情報を格納するための付加メモリセルを備えたメモリ１０と、そのメモリ１０の出力データＤＡＴＯとその期待値ＥＸＰをデータビットごとに比較する比較回路２０と、そのメモリ１０を構成するメモリセルの不良を検出するために必要十分なテスト入力パターンおよび上記期待値ＥＸＰを発生しテストシーケンスをコントロールするＢＩＳＴ回路３０とを備えた。 - 特許庁

This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory.例文帳に追加

半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。 - 特許庁

The nonvolatile semiconductor memory device of this invention has a memory cell array consisting of a plurality of memory blocks in which electrically rewritable memory cells are arranged and performs a pre-program in which thresholds of all the memory cells in a selected memory block are considered as positive before erasing pieces of data about all the memory cells in the selected memory block among the plurality of memory blocks.例文帳に追加

本発明の不揮発性半導体記憶装置は、電気的に書き換え可能なメモリセルが配列された複数のメモリブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記複数のメモリブロックのうちの選択したメモリブロックにおける全ての前記メモリセルのデータを消去する前に、前記選択したメモリブロックにおける全ての前記メモリセルのしきい値を正とするプリプログラムを行うことを特徴としている。 - 特許庁

This memory is a non-volatile memory device having a normal memory cell region in which normal data is stored and an erasion information storing memory region in which information of whether a series of erasing operation is finished or not or information indicating a state of erasing operation is stored.例文帳に追加

通常のデータを記憶する通常メモリセル領域と、一連の消去動作が完了したか否かの情報、または消去動作の状態を示す情報を記憶する消去情報記憶メモリ領域とを有する不揮発性メモリデバイスである。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

To provide a nonvolatile memory capable of stably detecting current of a memory cell of readout object in the nonvolatile memory adopting a diode as a selection element of the memory cells which are laminated so as to share word lines and bit lines.例文帳に追加

ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する不揮発性メモリにおいて、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供する。 - 特許庁

The semiconductor memory device may include at least two shared memory areas commonly accessible by processors of the multiprocessor system through different ports and assigned with a predetermined memory capacity unit to a portion of a memory cell array.例文帳に追加

半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。 - 特許庁

To provide a method for manufacturing a nonvolatile memory device suppressing generation of pattern collapse or pattern short-circuit between adjacent memory cells in a lower part of the memory cells when a laminated film containing a resistance change layer and a rectifying layer is processed to form a columnar memory cell.例文帳に追加

抵抗変化層と整流層とを含む積層膜を柱状のメモリセルを加工する場合に、パターン倒れやメモリセル下部での隣接するメモリセルとの間のパターンショートの発生を抑える不揮発性記憶装置の製造方法を提供する。 - 特許庁

To provide a SONOS memory device which stores more data in its unit memory cell than the conventional SONOS memory device, which increases its degree of integration, despite the fact that it is manufactured according to the same design as the conventional SONOS memory device.例文帳に追加

従来のＳＯＮＯＳメモリ装置と同じ設計基準で製造されても、従来のＳＯＮＯＳメモリ装置よりも多量のデータを単位メモリセルに記憶することができ、集積度を増大させることができるＳＯＮＯＳメモリ装置を提供する - 特許庁

When receiving a memory test pattern for a pattern input period, the flash ROM 40 latches the memory test pattern in its inside, and the latched data of memory test pattern are written in a memory cell array for a nonvolatile program period after a lapse of the pattern input period.例文帳に追加

フラッシュＲＯＭ４０は、メモリテストパターンをパターン入力期間に入力すると、これが内部でラッチされ、パターン入力期間経過後の不揮発性プログラム期間において、ラッチされたメモリテストパターンのデータがメモリセルアレイに書き込まれていく。 - 特許庁

In order to address the cell array select the write data to be written into the cell array and to be read out of the cell array, command and/or decided address signals supplied by the memory controller are supplied to the cell array (10), and addressing and selector circuits (11-14).例文帳に追加

上記セルアレイ（１０）をアドレス指定し、書き込み、かつ読み出されるデータを選択するために、メモリコントローラから供給されたコマンドおよび／または復号されたアドレス信号が、セルアレイ（１０）とアドレッシングおよびセレクタ回路（１１〜１４）に供給される。 - 特許庁

To provide an automatic replacement method for a defective cell in a nonvolatile semiconductor memory device by which even when a defective cell occurs when data in use by a user are erased, the defective cell can be automatically replaced with a redundant cell by the device itself.例文帳に追加

ユーザー使用中のデータ消去時に不良セルが発生しても、装置自身がその不良セルを冗長セルに自動的に置き換えることができる不揮発性半導体記憶装置の不良セル自動置き換え方法を提供すること。 - 特許庁

The embedded glass film is removed simultaneously with the interlayer film disposed on a memory cell area M by etching.例文帳に追加

埋め込みＴＥＯＳ膜は、エッチングによってメモリセル領域Ｍに位置する層間膜と同時に除去される。 - 特許庁

To provide a reliable semiconductor storage device in which the influence of a performance deterioration factor of a memory cell is suppressed.例文帳に追加

メモリセルの性能劣化要因の影響を抑制した信頼性の高い半導体記憶装置を提供する。 - 特許庁

The action pattern recording section creates action data of a user of the cell phone unit, and stores it in a second memory 193.例文帳に追加

行動パターン記録部は、携帯電話装置のユーザの行動データを作成し、第２のメモリ１９３に蓄積する。 - 特許庁

Therefore, an access time for a memory cell array 7 is made 10 ns being same as an actual use time.例文帳に追加

従って、メモリセルアレイ７に対するアクセス時間は実使用時と同等の１０ｎｓ（１００ＭＨｚ）となる。 - 特許庁

To increase a writing current without increasing the size of a memory cell of a spin injection type magnetic storage device.例文帳に追加

スピン注入型磁気記憶装置のメモリセルのサイズを増加させることなく、書込電流を増大させる。 - 特許庁

To provide a method of manufacturing an EEPROM device to which a high voltage is applied to a chip when a memory cell is operated.例文帳に追加

メモリセルの動作の際に高電圧がチップに印加されるＥＥＰＲＯＭ装置の製造方法を提供する。 - 特許庁

To provide an improved multi-port memory cell circuit which has smaller occupancy area than conventional multi-part cells.例文帳に追加

本発明は、より小さな面積を占める、改善されたマルチポートメモリセル回路を提供すること目的とする。 - 特許庁

The fuel cell 20 includes a storing means, such as nonvolatile memory 21a, for storing its own operation record information.例文帳に追加

燃料電池２０は、自己の運転履歴情報を記憶する記憶手段（不揮発性メモリ２１ａ）を備える。 - 特許庁

To provide a ferroelectric storage device having a function for preventing data from being damaged in a nonselected memory cell.例文帳に追加

非選択メモリセルでのデータ破壊を防止する機能を有する強誘電体記憶装置を提供すること。 - 特許庁

To restrain well potential fluctuation and prevent latch-up without separately installing a well fixing region other than in a memory cell region.例文帳に追加

ウェルの電位変動をおさえ、ウェル固定領域をメモリセル領域以外に別途設けずにラッチアップを防止する。 - 特許庁

The correlation value operating device is composed of a DRAM memory cell array 10, a word line driver 12 and a sense amplifier 14.例文帳に追加

相関値演算装置は、ＤＲＡＭメモリセルアレイ１０と、ワード線ドライバ１２と、センスアンプ１４とで構成される。 - 特許庁

Read/write operation of data of a memory cell is controlled based on a timing signal ICL generated in a SRAM.例文帳に追加

メモリセルのデータのリード・ライト動作をＳＲＡＭで発生するタイミング信号ＩＣＬに基づいて制御する。 - 特許庁

A test circuit 10 including a fuse for cut off test (parity fuse) 11 is provided in a redundant memory cell selection decoder 20.例文帳に追加

冗長メモリセル選択デコーダ２０に、切断試験用ヒューズ（パリティ・ヒューズ）１１を含むテスト回路１０を設ける。 - 特許庁

Individual internal data lines 45 amounting to k+m+n lines (n is a natural number) are arranged for every memory cell array block 31.例文帳に追加

メモリセルアレイブロック３１毎にｋ＋ｍ＋ｎ本（ｎは自然数）の個別内部データ線４５が配設される。 - 特許庁

Obtained non-volatile data is stored in a memory cell and a sense amplifier 7 connected to a correspondent column address.例文帳に追加

得られた揮発性データをそのメモリセル内と該当する列アドレスに接続されるセンスアンプ７内に記憶させる。 - 特許庁

The ground wiring layer 16 is formed over the substantially entire region in the memory cell region 100.例文帳に追加

このグラウンド配線層１６は、メモリセル領域１００内のほぼ全ての領域にわたって形成されている。 - 特許庁

A write time managing memory 140 manages the write time in correspondence with each area of the cell buffer.例文帳に追加

セルバッファの各領域と対応づけて、その書き込み時刻を管理する書込時刻管理メモリ１４０を設ける。 - 特許庁

To provide a nonvolatile memory cell technology which reduces coupling capacitance related to a gate electrode for charge accumulation.例文帳に追加

電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。 - 特許庁