「Memory Cell」に関連した英語例文の一覧と使い方(81ページ目) - Weblio英語例文検索

The nonvolatile semiconductor memory device includes: a cell unit including first and second selection transistors and a memory strings provided between the first and second selection transistors and composed of a plurality of serially connected electrically rewritable memory cells operative to store effective data; and a data writing means operative to write data into the memory cell.例文帳に追加

第１及び第２の選択ゲートトランジスタ、並びに前記第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能で実効的なデータを記憶する複数のメモリセルが直列接続されたメモリストリングスからなるセルユニットと、前記メモリセルにデータの書き込みを行うデータ書き込み手段とを備える。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment comprises: a semiconductor substrate; a memory cell array including a plurality of memory cells that are laminated on the semiconductor substrate and connected to one another in series in a vertical direction; and a power supply circuit that is disposed on the semiconductor substrate and supplies a desired voltage to the memory cell array.例文帳に追加

一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。 - 特許庁

To provide a mounting structure, capable of reducing a memory size and sufficiently ensuring the interval between a word line and first and second charge accumulation sections for recording information for changing a memory cell into an array for a memory, that can make a semiconductor non-volatile memory cell operate by a simpler method and can reduce the manufacturing cost.例文帳に追加

半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能であるメモリについて、メモリサイズの低減化とともに、ワード線と、情報を記録する第１及び第２電荷蓄積部との間隔を十分に確保してメモリセルをアレイ化できる実装構造を提供する。 - 特許庁

To provide a nonvolatile memory including a memory cell in which data are stored in a plurality of pages included in the prescribed block by voltage applied to the prescribed memory cell, and an apparatus and a method which can judge surely validity of imperfect data being causable by interruption of power source supply during write-in/erasion operation by the nonvolatile memory.例文帳に追加

所定メモリセルに印加される電圧によって所定ブロックに含まれた複数のページにデータを格納するメモリセルを含む不揮発性メモリ、その不揮発性メモリで書き込み／削除動作中に電源供給の中断により発生しうる不完全なデータの有効性を正確に判断できる装置及び方法を提供する。 - 特許庁

In a non-volatile semiconductor memory provided with a plurality of memory cells having a floating gate, this device monitors a leak current of a memory cell being in erasure, by monitoring a state of a memory cell being in erasure and controlling erasure voltage applied to a control gate in accordance with a progress state of erasure.例文帳に追加

本発明は、フローティングゲートを有するメモリセルを複数設けた半導体不揮発性メモリにおいて，消去中のメモリセルの状態を監視し，消去の進捗状態に応じてコントロールゲートに印加する消去電圧を制御することで，具体例として，消去中のメモリセルのリーク電流を監視する。 - 特許庁

This memory device has a first cell group C4, a second cell group C0 and a third cell group C1 each provided with a plurality of cells 30 each used for recording either of a first logical value (0) and a second logical value (1); and the first logical value (0) is recorded in each cell by a data reading operation from the cell.例文帳に追加

第１の論理値（０）又は第２の論理値（１）の何れかを記録する複数のセル３０を備えた第１のセル群Ｃ４、第２のセル群Ｃ０及び第３のセル群Ｃ１を有し、各セルからのデータ読出し動作により当該セルに第１の論理値（０）が記録される。 - 特許庁

A memory device comprises a memory cell array 1 in which the resistance change type memory cells M are arranged in a matrix, word lines W_1 to W_m, bit lines B_1 to B_n, plate electrode lines P_1 to P_n, and a transistor T.例文帳に追加

メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ_1〜Ｗ_mと、ビット線Ｂ_1〜Ｂ_nと、プレート電極線Ｐ_1〜Ｐ_nと、トランジスタＴとを有する。 - 特許庁

To obtain a reliable semiconductor memory device that can prevent the penetration of a contact hole and the instability in contact resistance in a so-called cylinder-type memory cell, and provide a method for manufacturing the semiconductor memory device.例文帳に追加

所謂シリンダ型のメモリセルにおけるコンタクトホールの突き抜け及び接触抵抗の不安定を防止することができ、信頼性が高い半導体メモリ装置及びその製造方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device suitable for, for example, improving the characteristics of a memory cell and to provide a method of manufacturing the nonvolatile semiconductor memory device.例文帳に追加

１つの実施形態は、例えば、メモリセルの特性を向上することに適した不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することを目的とする。 - 特許庁

The magnetic memory cell is constituted with a plurality of magnetic recording bits 31 to 34 arranged on a spin accumulating layer 1 and a detector, and the large capacity magnetic memory is constituted by combining a large number of magnetic memory cells.例文帳に追加

スピン蓄積層１上に配置した複数の磁気記録ビット３１〜３４と、１つの検出部によって磁気メモリセルを構成し、その磁気メモリセルを多数組み合わせて大容量磁気メモリを構成する。 - 特許庁

To provide a nonvolatile semiconductor memory device for stacking memory cells without forming any memory cell in the part of a crystal defect in a monocrystal silicon layer obtained by epitaxial growth of silicon.例文帳に追加

シリコンをエピタキシャル成長させて得られた単結晶シリコン層の結晶欠陥の部分にメモリセルを形成することなくメモリセルの積層を実現する不揮発性半導体記憶装置を提供する。 - 特許庁

A first truth table preparing part S2 compulsorily initializes an external input pin and a memory part by combining the input pin of a CMOS (complementary metal-oxide semiconductor) logical circuit cell having the memory part with the memory part.例文帳に追加

第１の真理値表作成部S2は、メモリ部を有するＣＭＯＳ論理回路セルの外部入力ピンとメモリ部との組合せにより外部入力ピンとメモリ部が強制的に初期化する。 - 特許庁

A semiconductor memory device comprises a plurality of bit lines, a plurality of word lines and a plurality of memory cells including memory elements and cell transistors which are connected in series between the two adjacent bit lines.例文帳に追加

半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する２本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。 - 特許庁

To enable a semiconductor memory constituted of plural memory banks to simultaneously write the same data in each memory cell, to reduce the number of times of write-in operation and to shorten a test time.例文帳に追加

複数のメモリバンクで構成される半導体記憶装置において、各メモリセルに対して同一データを同時に書き込むことを可能とし、書き込み動作回数を低減して、テスト時間の短縮を実現する。 - 特許庁

In the semiconductor memory device and method, a flash memory cell array fabricated in a well is included together with memory cells in the same column connected to each other in series and connected to respective bit lines.例文帳に追加

半導体メモリデバイス及び方法は、お互いに連続して接続され、それぞれのビット線に接続された同一の列におけるメモリセルとともに、ウェル内に形成されたフラッシュメモリセルアレイを含む。 - 特許庁

A memory cell array 5 has memory cells designated by row addresses and column addresses, and a row decoder 3R decodes and supplies a row address to the memory array 5 through a column driver 4R.例文帳に追加

メモリセルアレイ５は、行アドレスおよび列アドレスによって指定されるメモリセルを有しており、行デコーダ３Ｒは、行アドレスをデコードし、列ドライバ４Ｒを介して、メモリセルアレイ５に供給するようになされている。 - 特許庁

To provide a memory cell formed with an FET (Field-Effect Transistor) having a floating channel or a floating gate, and a memory array comprising a plurality of memory cells.例文帳に追加

浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。 - 特許庁

A non-volatile semiconductor memory element FM having a floating gate is provided with memory cell arrays RCA-RCN for storing redundant relieving address storing a defective address of a semiconductor memory element MEM.例文帳に追加

フローティングゲートを有する不揮発性半導体記憶素子ＦＭに、半導体記憶素子ＭＥＭの不良アドレスを記憶する冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮを設ける。 - 特許庁

One part of a memory cell array 1 consisting of nonvolatile memory cells being electrically rewritable is decided as a initial setting data region 3 for storing initial setting data prescribing memory operation conditions.例文帳に追加

電気的書き換え可能な不揮発性メモリセルからなるメモリセルアレイ１の一部が、メモリ動作条件を規定する初期設定データを記憶するため初期設定データ領域３として予め定められている。 - 特許庁

The control circuit can control refresh-operation independently respectively for a plurality of memory blocks, and controls so that one side of memory cell block and the other side memory block perform refresh-operation with different timing.例文帳に追加

制御回路は、複数のメモリブロックに対してそれぞれ独立にリフレッシュ動作を制御することができ、一のメモリセルブロックと他の一のメモリセルブロックとを異なるタイミングでリフレッシュ動作するように制御する。 - 特許庁

Data is written in the memory element 80 every time when the residual quantity of ink is calculated and written in the memory cell 81 of the memory element 80 only when a power down instruction is delivered.例文帳に追加

その場合、ＥＥＰＲＯＭ９０へのデータの書き込みはインク残量を計算する毎に行ない、記憶素子８０のメモリセル８１への書き込みは、パワーダウン命令が出されたときに限定して行なう。 - 特許庁

The memory chip 100 is composed of: a NAND flash memory composed of memory cell arrays 3, a decoder 4 and sense amplifier 5; and a peripheral circuit 6; a charge pump section 7; and bonding pad areas 2-1, 2-2.例文帳に追加

メモリチップ１００は、メモリセルアレイ３、デコーダ４及びセンスアンプ５から構成されるＮＡＮＤフラッシュメモリと、周辺回路６と、チャージポンプ部７と、ボンディングパッド領域２−１及び２−２から構成される。 - 特許庁

To provide a flash memory device in which variation in threshold voltage of a flash memory cell can be prevented/minimized while performing a high speed program, its programming method, a memory system including it, and a computer system.例文帳に追加

高速プログラムを遂行しながらフラッシュメモリセルのしきい値電圧の変化を防止／最小化できるフラッシュメモリ装置及びそのプログラム方法、並びにそれを含むメモリシステム及びコンピュータシステムを提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device and a nonvolatile semiconductor memory system by which data can be prevented from being erroneously written when the data is written in a memory cell being close to a bit line in a NAND string.例文帳に追加

ＮＡＮＤストリング内のビット線に近いメモリセルにデータの書き込みを行う際に、誤書き込みを防止する不揮発性半導体記憶装置及び不揮発性半導体記憶システムを提供する。 - 特許庁

In the computer system, the cell boards are connected to each other by system fabric, memory data read by the first memory controller are compressed by a codec engine before the memory data are transmitted by the fabric agent chip.例文帳に追加

コンピュータシステムにおいて、セルボードは、システムファブリックにより相互接続され、第１のメモリコントローラによって読み出されるメモリデータは、ファブリックエージェントチップにより送信される前に、コーデックエンジンにより圧縮する。 - 特許庁

To provide a non-volatile semiconductor memory device and the manufacturing method of the same, reduced in the affection of an interference due to a coupling capacity between neighbored memory cells and improved in the operational margin of the memory cell.例文帳に追加

隣接メモリセル間の結合容量による干渉の影響を小さくしてメモリセルの動作マージンを向上させた不揮発性半導体記憶装置及びその製造方法を提供すること。 - 特許庁

The read-out control circuit supplies a read-out signal for reading out data from a memory cell MC to at least one memory core to which a refresh signal is not supplied, and operates a memory core as a read-out core.例文帳に追加

読み出し制御回路は、メモリセルMCからデータを読み出すための読み出し信号を、リフレッシュ信号が供給されないメモリコアの少なくとも１つに供給し、メモリコアを読み出しコアとして動作させる。 - 特許庁

Such technology is disclosed that a failed cell correcting circuit is included in a memory in the RFID system, and yield of the RFID system is improved by correcting effectively cell data distributed randomly concerning the RFID system including a memory which can correct a failed cell and its failed cell correcting method.例文帳に追加

本発明は不良セル補正が可能なメモリを含むＲＦＩＤ装置及びその不良セル補正方法に関し、ＲＦＩＤ装置内のメモリで不良セル補正回路を含み、ランダムに分布されたセルデータを有効に補正することによりＲＦＩＤ装置の収率を向上させる技術を開示する。 - 特許庁

In a memory cell array region 1, the pattern of the element components (active regions 10-15 and 21-23 and polysilicon regions 31-42) of each unit memory cell and the pattern of the dummy cell of a dummy cell region 3 for outer periphery are made equal to each other and both patterns have an axisymmetrical relation with respect to their boundary line BC1.例文帳に追加

メモリセルアレイ領域１の１メモリセル単位のメモリセルの素子構成要素（活性領域１０〜１５，２１〜２３及びポリシリコン領域３１〜４２）のパターンと外周用ダミーセル領域３のダミーセルのパターンとは同一で、かつ両者のパターンは境界線ＢＣ１に対して線対称な関係を呈している。 - 特許庁

This cell is a content addressable memory (CAM cell), this CAM cell comprises a memory cell connected between a first node and a second node, a first data line transmitting a first data signal, a second data line transmitting a second data signal, and first and second switching devices connected between a match line and reference voltage in series and successively.例文帳に追加

コンテント・アドレッセブル・メモリ（ＣＡＭセル）であって、このＣＡＭセルは、第１及び第２ノードの間に連結されたメモリセル、第１データ信号を伝達する第１データライン、第２データ信号を伝達する第２データライン、そしてマッチラインと基準電圧との間に直列に順次に連結された第１及び第２スイッチングデバイスを含む。 - 特許庁

To provide a nonvolatile memory unit including an indicator cell, and to provide a multilevel cell programming method which can skip part of the verification process utilizing the indicator cell.例文帳に追加

インジケータセルを備えた不揮発性メモリ装置を提供すると共に、上記インジケータセルを用いて一部の検証動作を省略し得る不揮発性メモリ装置のマルチレベルセルプログラム方法を提供するものである。 - 特許庁

The leak current (power supply current) of the unused redundant cell array can be reduced because the difference between two power supply voltages supplied to the redundant memory cell of the unused redundant cell array can be reduced.例文帳に追加

使用されない冗長セルアレイの冗長メモリセルに供給される２つの電源電圧の差を小さくできるため、使用されない冗長メモリセルのリーク電流（電源電流）を小さくできる。 - 特許庁

Concretely, a threshold to be a standard for discriminating start and finish points of a Cell Mat is calculated in an Area where only a Memory Cell is present and the start and finish points are subsequently searched by adapting the threshold and connected respectively to form a Cell Area.例文帳に追加

具体的にはCellMatの始点と終点を区別するための基準になる閾値をMemoryCellだけあるAreaで計算した後、その閾値を適用して始点と終点を探してそのそれぞれを繋げてCellAreaを作成した。 - 特許庁

Each load cell initial load value corresponding to a load signal from each load cell 4 under a no-load condition for initial load setting is stored in a load cell initial value memory attached to the CPU 14.例文帳に追加

初期荷重設定用無負荷状態における前記各ロードセル４からの荷重信号に対応するロードセル初期荷重値それぞれをＣＰＵ１４に付属するロードセル初期荷重値メモリが記憶している。 - 特許庁

Thus, there is an advantage that the memory cell is capable of having a uniform resistance range in a reset state even when the size of a contact area between the phase-change material and a lower contact varies from PRAM cell to cell.例文帳に追加

これにより、相変化物質と下部コンタクトとの接触面積の大きさがＰＲＡＭセル別に差があってもメモリセルがリセット状態で均一な抵抗範囲を有しうるという長所がある。 - 特許庁

The semiconductor memory has a cell block, wherein a plurality of units having capacitors and cell transistors connected with each other in parallel are connected with each other in series, and selecting transistors connected to the ends of the cell block.例文帳に追加

半導体記憶装置は、並列接続されたキャパシタとセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、セルブロックの端部と接続された選択トランジスタとを有する。 - 特許庁

To provide a semiconductor device having the cell in which the operations of a memory cell are stabilized compared with a conventional design and the occurrence of errors during reading of the cell is reduced.例文帳に追加

本発明は、メモリセルの不安定性に対し、従来の設計より安定し、それ故、セルの読み出し時にエラーが少なくなるようなセルを有する半導体装置を提供することがすることを目的とする。 - 特許庁

In this memory circuit provided with a cell array 1 and peripheral circuits 2 and 20, the cell array power source V1 to be supplied to the cell array is also supplied to the circuit 20 operated at the time of the power down mode.例文帳に追加

セルアレイ１と周辺回路２、２０とを有するメモリ回路において、セルアレイに供給するセルアレイ電源Ｖ１を、パワーダウンモード時に動作する回路２０にも供給することを特徴とする。 - 特許庁

To provide a semiconductor memory device, which can be fabricated in a small cell size as small as a one-transistor one-capacitor type cell, using a single-transistor two-capacitor type cell, having a large operation margin by the same design rule.例文帳に追加

動作マージンが大きい１トランジスタ２キャパシタ型セルを用いて、同一設計ルールにおいて１トランジスタ１キャパシタ型セルと同程度の小さなセルサイズを実現した半導体記憶装置を提供する。 - 特許庁

A memory chip 10 has a plurality of memory cell arrays 11a-11d for storing data, a plurality of address registers 12a-12d corresponding respectively to the memory cell arrays 11a-11d for temporarily storing addresses, and a plurality of data registers 13a-13d corresponding respectively to the memory cell arrays 11a-11b for temporarily storing data.例文帳に追加

メモリチップ１０は、データを記憶する複数のメモリセルアレイ１１ａ乃至メモリセルアレイ１１ｄと、メモリセルアレイ１１ａ乃至メモリセルアレイ１１ｄと１対１で対応してアドレスを一時記憶する複数のアドレスレジスタ１２ａ乃至アドレスレジスタ１２ｄと、メモリセルアレイ１１ａ乃至メモリセルアレイ１１ｄと１対１で対応してデータを一時記憶する複数のデータレジスタ１３ａ乃至データレジスタ１３ｄとを備える。 - 特許庁

A method for erasing the memory cells in a memory array includes a step of applying erase pulses to the bits of the cell groups in a memory array, and a step of making erase verification only in the subgroups of the erased cell groups in order to check whether or not the threshold voltage (Vt) of the memory cell is as low as the erasure verification voltage level(EV).例文帳に追加

メモリアレイ内のメモリセルを消去するための方法であって、メモリセルアレイのセル集団のビットに消去パルスを加える段階と、メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下がっているか否かを検査するために、消去確認動作を、消去されているセル集団のサブグループだけで実行する段階と、を含んでいる方法である。 - 特許庁

The semiconductor memory is composed of a transistor TRA for selection (A) and a memory cell MCAM composed of a first electrode 21, a capacitor layer 22 and a second electrode 23 (B), the first electrode 21 is connected, via the transistor TRA for selection, to a bit line BLA and a thermal diffusion layer 25 is formed on or above the memory cell MCAM or under or below the memory cell.例文帳に追加

半導体メモリは、（Ａ）選択用トランジスタＴＲ_Aと、（Ｂ）第１の電極２１とキャパシタ層２２と第２の電極２３とから成るメモリセルＭＣ_AMから構成され、第１の電極２１は選択用トランジスタＴＲ_Aを介してビット線ＢＬ_Aに接続され、メモリセルＭＣ_AMの上若しくは上方、あるいは又、メモリセルの下若しくは下方には、熱拡散層２５が形成されている。 - 特許庁

The organic ferroelectric memory 100 comprises a memory cell 114 of thin film transistor structure and a thin film transistor 112 for controlling the memory cell 114, wherein the memory cell 114 is formed above the thin film transistor 112 and includes an organic semiconductor layer 140, an organic ferroelectric layer 150, a gate electrode 160, a source electrode 120, and a drain electrode 122.例文帳に追加

本発明にかかる有機強誘電体メモリ１００は、薄膜トランジスタ構造のメモリセル１１４および当該メモリセル１１４を制御する薄膜トランジスタ１１２を有し、前記メモリセル１１４は、前記薄膜トランジスタ１１２の上方に形成され、かつ、有機半導体層１４０と、有機強誘電体層１５０と、ゲート電極１６０と、ソース電極１２０と、ドレイン電極１２２とを含む。 - 特許庁

The semiconductor memory device comprises a memory cell array 1 provided on a semiconductor substrate, a gate insulating film 13 provided on the semiconductor substrate having a deeper recess structure 15 near only the central part in comparison with the semiconductor substrate having the memory cell array provided thereon, a gate electrode 12 provided on the gate insulating film, and a select transistor ST2 for selecting the memory cell array.例文帳に追加

半導体記憶装置は、半導体基板上に設けられたメモリセル列１と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造１５を有する半導体基板上に設けられたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１２とを備え、前記メモリセル列を選択する選択トランジスタＳＴ２とを具備する。 - 特許庁

To obtain a non-volatile semiconductor memory and its erasing verifying method that can judge threshold voltage of a memory cell required for making a memory cell after erasing data a desired threshold voltage, at the time of erasing and verifying operation, with the same judging current as the judging current used for judging threshold voltage of a memory cell at the time of writing and verifying operation.例文帳に追加

消去ベリファイ動作時に、データ消去後のメモリセルを所望のしきい値電圧にするために必要なメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流と同一の判定電流で行うことができる不揮発性半導体記憶装置およびその消去ベリファイ方法を提供する。 - 特許庁