「a gate line」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The gate electrodes of the selective transistors ST1, ST2 are connected to a word line WL2.例文帳に追加

選択トランジスタＳＴ１，ＳＴ２のゲート電極をワード線ＷＬ２に接続する。 - 特許庁

The semiconductor island IL is formed such that it does not run off the upper region of a gate line GL.例文帳に追加

半導体アイランドＩＬは、ゲート線ＧＬ上方の領域からはみ出さないように形成される。 - 特許庁

The gate electrodes of the transistors T1 and T2 are connected to a common word line.例文帳に追加

第１および第２トランジスタの各々のゲート電極が共通のワード線に接続される。 - 特許庁

The inspection electrodes 18, 20 are electrostatically coupled with a facing gate line 52.例文帳に追加

また、検査電極１８，２０は、対向するゲートライン５２と静電結合する。 - 特許庁

A gate bus line 23 is circularly provided along the external edge of the semiconductor substrate 15.例文帳に追加

ゲートバスライン２３を半導体基板１５の外周縁に沿って環状に設ける。 - 特許庁

At that time, the bit line BLL is separated from a sense node SN2 by turning off the selection gate SG20.例文帳に追加

このとき、選択ゲートＳＧ２０をオフとしてビット線ＢＬＬをセンスノードＳＮ２から切り離す。 - 特許庁

A line transfer gate is provided between the fourth and fifth n-type semiconductor regions 32_d, 32_e.例文帳に追加

第４、第５のｎ型半導体領域３２_d、３２_eの間に行転送ゲートを設ける。 - 特許庁

Moreover, the gate bus line of a pixel area in which no data are written is applied with -10 V.例文帳に追加

また、データを書き込まない画素領域のゲートバスライン１１ａには−１０Ｖを印加する。 - 特許庁

The potential of a gate electrode 511 of each unit element P is set according to the potential of the data line 13.例文帳に追加

各単位素子Ｐのゲート電極５１１の電位はデータ線１３の電位に応じて設定される。 - 特許庁

Thereby, a gate leak current does not flow in all word line drivers 3 in the standby mode.例文帳に追加

このため、待機モード時においてすべてのワード線ドライバ３にゲートリーク電流が流れなくなる。 - 特許庁

A transfer gate TG is provided in the midst of each word line arranged in parallel.例文帳に追加

並列に配置された各ワード線Ｗの途中には、トランスファゲートＴＧが設けられている。 - 特許庁

A gate opening 29 for injection molding is formed on the middle center line of the arms 12a and 12b.例文帳に追加

射出成型のゲート口２９はアーム１２ａ、１２ｂの中間中心線上に設ける。 - 特許庁

The gate pattern is electrically connected with the scanning line and has a opening inside.例文帳に追加

ゲートパターンは走査線と電気的に接続し、内部に開口部を備えている。 - 特許庁

Then, a part of the counter electrode hole 22 and the gate line 11 overlap each other.例文帳に追加

そして、対向電極ホール２２の一部がゲート線１１とオーバーラップしている。 - 特許庁

The transferred voltage is supplied to a next gate line GL2.例文帳に追加

この転送された電圧をその次のゲートラインＧＬ２に供給すべき電圧として使用する。 - 特許庁

A gate can be arranged on the center line on one surface of the mold.例文帳に追加

１つのゲートが金型の一面１３に中心線上に配置されていても良い。 - 特許庁

The delay part delays the buffered first voltage and outputs the delayed first voltage to a gate line.例文帳に追加

遅延部は、バッファリングされた第１電圧を遅延させて、ゲートラインに出力する。 - 特許庁

That is, a space between the adjacent word lines is set half or below as long as the width (gate length) of the word line.例文帳に追加

すなわち、ワード線の間隔は、ワード線の幅（ゲート長）の１／２以下である。 - 特許庁

To provide a gate line driving circuit capable of obtaining various vertical scanning speeds required in black insertion driving.例文帳に追加

黒挿入駆動において要求される様々な垂直走査速度を得る。 - 特許庁

The shielding electrode has an opening exposing a part of the gate line.例文帳に追加

シールド電極にはゲート配線の一部を露出させる開口が形成される。 - 特許庁

A charge gate line controls the on/off of the charging transistors.例文帳に追加

チャージングゲートラインが、チャージングトランジスタのオンオフを制御する。 - 特許庁

Further, the scanning line WSL and a gate part 114a of the TFT 114 are connected.例文帳に追加

さらに、走査線ＷＳＬとＴＦＴ１１４のゲート部１１４ａとが接続されている。 - 特許庁

Full color display is performed by providing an anode-side power supply line in parallel to a gate wire.例文帳に追加

その際、ゲート配線と平行にアノード側電源線を設けて、フルカラー表示を行う。 - 特許庁

The identification mark 50 is provided on the gate line 48 by forming a silver bar code.例文帳に追加

識別マーク５０はゲート線４８上に、銀によりバーコードを形成して設けられている。 - 特許庁

In addition, each gate line 8 is connected to an off power source through a second switch.例文帳に追加

また、各ゲートライン８は、第２スイッチを介しオフ電源に接続されている。 - 特許庁

A detecting pulse generating circuit is activated by line- sequentially applying pulses to gate lines G1-GL.例文帳に追加

検知パルス発生回路２０４は線順次にゲート線Ｇ_1〜Ｇ_Lにパルスを与えて活性化させる。 - 特許庁

The gate electrode of the transistor constitutes the word line by being disposed; extended over the gate insulating film, the bit line insulating film, the same insulating film as the gate insulating film; and the gate protecting insulating film, and is connected with a MOS type diode composed of the gate electrode, gate protecting insulating film, and substrate.例文帳に追加

トランジスタのゲート電極は、ゲート絶縁膜上、ビット線絶縁膜上、ゲート絶縁膜と同一の絶縁膜上およびゲート保護用絶縁膜上に跨るように延伸して配置されることによってワード線を構成するとともに、ゲート電極、ゲート保護用絶縁膜および基板とによって構成されるＭＯＳ型ダイオードと接続されている。 - 特許庁

In the pattern forming method for a semiconductor device, a gate line, a padding and a selection line are formed at the same time by forming a pattern for a gate line using a first photoresist pattern and a first antireflection film, and forming a pattern for a padding and a selection line of a width wider than that for the gate line using a second photoresist pattern and a second antireflection film.例文帳に追加

第1のフォトレジストパターン及び第1の反射防止膜を用いてゲートライン用パターンを形成し、第2のフォトレジストパターン及び第2の反射防止膜を用いてゲートラインより広い幅のパッド及びセレクトライン用パターンを形成することにより、ゲートライン、パッド及びセレクトラインを同時に形成することができる半導体素子のパターン形成方法。 - 特許庁

The element has an interlayer insulating film 6 between a pixel electrode 4 and a gate line 1, a source line 2 and a TFT 3.例文帳に追加

ゲート配線１、ソース配線２、およびＴＦＴ３と、画素電極４との間に、層間絶縁膜６を備えてなる。 - 特許庁

A gate line group, a data line transmitting a normal data voltage and an impulsive data voltage alternately, a switching element and pixels are provided.例文帳に追加

ゲート線群、正常データ電圧及びインパルシブデータ電圧を交互に伝達するデータ線、スイッチング素子、画素を含む。 - 特許庁

The display device is provided with a pixel array part 1 consisting of a plurality of memory cells, a signal line driving circuit 2, and a gate line driving circuit 3.例文帳に追加

本発明は、複数のメモリセルからなる画素アレイ部１と、信号線駆動回路２と、ゲート線駆動回路３とを備える。 - 特許庁

To provide a display apparatus capable of suppressing the output of a signal to a gate line or a drain line with unintended timing.例文帳に追加

ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することが可能な表示装置を提供することである。 - 特許庁

A TFT element is provided at a part in the vicinity of an intersection part of a source signal line and a gate signal line formed in each cell 11.例文帳に追加

セル１１に形成された、ソース信号線とゲート信号線との交差部近傍にはＴＦＴ素子が設けられている。 - 特許庁

To provide a liquid crystal display device capable of improving display quality by suppressing the occurrence of leakage of light from a gap between a gate line and a common line.例文帳に追加

ゲート線とコモン線との間の隙間からの光リークの発生を抑え、表示品質の向上を図る。 - 特許庁

A gate of a first transistor 21 of transistor groups D_i, j is connected to a scanning line X_i, and the source is connected to a signal line Y_j.例文帳に追加

トランジスタ群Ｄ_i,jの第一トランジスタ２１のゲートが走査線Ｘ_iに接続され、ソースが信号線Ｙ_jに接続されている。 - 特許庁

Further, a selection line changed in polarity and a selection line unchanged in polarity are made to differ in a time width of a gate-on period from each other.例文帳に追加

更に、ゲートオン期間の時間幅を極性の変化する選択ラインと変化しない選択ラインで変えるようにする。 - 特許庁

A gate of a second transistor 22 is connected to the scanning line X_i, and a drain is connected to a supply line Z_i.例文帳に追加

第二トランジスタ２２のゲートが走査線Ｘ_iに接続され、ドレインが供給線Ｚ_iに接続されている。 - 特許庁

To provide a display device capable of preventing a signal from being output to a gate line or a drain line with unexpected timing.例文帳に追加

ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することが可能な表示装置を提供することである。 - 特許庁

To provide a method for manufacturing a fringe field switching mode liquid crystal display(FFS-LCD) by which the short circuit of a gate bus line with a common electrode line can be prevented.例文帳に追加

ゲートバスラインと共通電極線のショートを防ぐことができるＦＦＳ−ＬＣＤの製造方法を提供する。 - 特許庁

To provide a display device capable of suppressing output of a signal to a gate line or a drain line at an unintended timing.例文帳に追加

ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することが可能な表示装置を提供することである。 - 特許庁

The organic EL display panel has a select TFT 20, a capacitor 22, and a reset control TFT 26 arranged between the gate line GL and a control line RST1.例文帳に追加

ゲートラインＧＬと制御ラインＲＳＴ１との間に、選択ＴＦＴ２０と、容量２２と、リセット制御ＴＦＴ２６を配置する。 - 特許庁

The sub liquid crystal panel is provided with a second gate line group and a second data line group in a second display region so that a second video is displayed.例文帳に追加

サブ液晶パネルは、第２表示領域に第２ゲートライン群と第２データライン群とを具備して第２映像を表示する。 - 特許庁

The semiconductor device 100 is equipped with the gate interconnect line gh of the voltage drive transistor, the one end of the gate interconnect line gh is arranged on the LOCOS oxide film 3, and a second oxide film 6a is formed under the gate interconnect line gh that traverses the edge of the LOCOS oxide film 3 so as to cover the edge.例文帳に追加

電圧駆動型トランジスタのゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に配置されてなる半導体装置１００において、ＬＯＣＯＳ酸化膜３のエッジを横切るゲート配線ｇｈ下に、エッジを覆う第２の酸化膜６ａが形成されてなる半導体装置とする。 - 特許庁

The source terminal of each TFT whose gate terminal is connected to each gate bus line is connected to the source bus line arranged on a relatively delay side of the driving sequence (of the source bus lines) when each gate bus line is put into the selected state.例文帳に追加

各ゲートバスラインにゲート端子が接続されたＴＦＴのソース端子は、当該各ゲートバスラインが選択状態とされたときに相対的に（ソースバスラインの）駆動順序の遅い側に配設されているソースバスラインに接続される。 - 特許庁

A memory cell of a flash memory is formed in a p-type well 10 of a semiconductor substrate 1; and has a gate insulating film 4, a floating gate 5, a high dielectric film 6, and a control gate 8 (word line WL).例文帳に追加

フラッシュメモリのメモリセルは、半導体基板１のｐ型ウエル１０に形成され、ゲート絶縁膜４、浮遊ゲート５、高誘電体膜６、制御ゲート８（ワード線ＷＬ）を有している。 - 特許庁