「a gate line」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

The magnetic memory device includes an active area 11 formed in a first direction; an MTJ element 12, formed on the active area 11 and storing data by a change in the resistance value; and a gate electrode (word line WL) of cell transistors T1 and T2, formed on the active area 11 on both sides of the MTJ element 12 in a second direction orthogonal to the first direction.例文帳に追加

第１方向に形成されたアクティブエリア１１と、アクティブエリア１１上に形成され、抵抗値の変化によってデータを記憶するＭＴＪ素子１２と、ＭＴＪ素子１２の両側のアクティブエリア１１上に、第１方向と直交する第２方向に形成されたセルトランジスタＴ１，Ｔ２のゲート電極（ワード線ＷＬ）とを備える。 - 特許庁

The display device corrects irregularity of a transistor TR2 and sets gradation by setting a signal level of a signal line SIG after setting the threshold voltage of the transistor TR2 in the capacitor Cs2 for holding a signal level provided between gate sources of the transistor TR2 to the transistor TR2 driving by current the light emitting element 12.例文帳に追加

発光素子１２を電流駆動するトランジスタＴＲ２に対して、そのゲートソース間に設けられた信号レベル保持用のコンデンサＣｓ２にトランジスタＴＲ２のしきい値電圧を設定した後、信号線ＳＩＧの信号レベルを設定することにより、トランジスタＴＲ２のばらつきを補正して階調を設定する。 - 特許庁

In the semiconductor device where an active area 100 is bent at right angles, a pattern gap L between the active area 100 and a gate 200 is made larger than the arc radius RL of a bend R (portion where a line becomes circular) inside the pattern of the bent active area 100.例文帳に追加

アクティブ領域１００が直角に曲折している半導体装置において，アクティブ領域１００とゲート２００とのパターン間隔Ｌは，曲折したアクティブ領域１００のパターン内側の湾曲部Ｒ（ラインが円弧状となった部分）の円弧半径ＲＬより大きくすることを特徴としている。 - 特許庁

In a method for manufacturing an anamorphic lens wherein an anamorphic lens at least one face of which is a rotational asymmetric shape to the optical axis is molded by using a mold, molding is performed by injecting an injection material from a gate provided on extension of the meridional line or its neighborhood of the lens face of the anamorphic lens.例文帳に追加

少なくとも一面が光軸に対して回転非対称な形状より成るアナモフィックレンズを型を用いて成形するアナモフィックレンズの製造方法において、該アナモフィックレンズのレンズ面の子線延長上、もしくはその近傍に設けたゲートからインジェクション材料を注入することによって成形すること。 - 特許庁

A pair of bit lines are connected to a sense amplifier through an N channel type transistor, memory cells constituting a memory cell array are connected to the bit line pair, and the gate voltage of the N channel type transistor is set lower than a voltage obtained by adding the threshold value voltage amount of the N channel type transistor to the driving voltage of the memory cells.例文帳に追加

センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。 - 特許庁

Pixel constitution in which a plurality of photoelectric conversion elements are connected to one floating diffusion part through a transfer switch, the floating diffusion part is connected to a vertical output line through a reset switch and the floating diffusion part is connected to the gate of an amplifying MOS transistor is two-dimensionally arranged.例文帳に追加

複数の光電変換素子を１つのフローティングディフュージョンに転送スイッチを介して接続、前記フローティングディフュージョンを垂直出力線にリセットスイッチを介して接続、前記フローティングディフュージョンを増幅用ＭＯＳトランジスタのゲートに接続した画素構成を二次元状に配置する。 - 特許庁

In the image display apparatus for displaying image signals on a liquid crystal panel by driving switching elements by gate drivers 141, 142 for sending scanning line driving signals to a plurality of arrayed scanning lines and source drivers 131, 132 for sending image signals to a plurality of signal lines arrayed so as to intersect with respective scanning lines, the liquid crystal panel 150 is divided into a plurality of display areas.例文帳に追加

複数本配列された走査線に走査線駆動信号を送るゲートドライバ１４１、１４２と、その走査線に交差するように複数本配列された信号線に映像信号を送るソースドライバ１３１、１３２とによってスイッチング素子を駆動させ画像信号を液晶パネル１５０に表示する画像表示装置において、液晶パネル１５０は、複数の表示領域に分割されている。 - 特許庁

A precharge voltage is output to a source signal line 16 while fixing VDD, turning off SW1 and gate signal lines 17, 18 and turning on SW3, then SW2 is turned on to input the precharge voltage to the ADC 224, and AD conversion results at that time are retained in a memory 213, thereby obtaining the conversion characteristics of the ADC 224 included in a source driver circuit 220.例文帳に追加

ＶＤＤを固定、ＳＷ１とゲート信号線１７，１８をオフ、ＳＷ３をオンとしてプリチャージ電圧をソース信号線１６に出力し、その後ＳＷ２をオンとしてプリチャージ電圧をＡＤＣ２２４に入力し、この時のＡＤ変換結果をメモリ２１３へ保持することにより、ソースドライバ回路２２０に含まれるＡＤＣ２２４の変換特性を取得する。 - 特許庁

The method of erasing data of the SONOS memory device is characterised in that the data are erased by injecting hot holes that are generated by high electric field between at least one of the first electrode and the second electrode both connected with at least one bit line and a gate electrode connected with a wordline, into a nitride film through a tunnel oxide film energy barrier.例文帳に追加

少なくとも一つのビットラインに接続された第１及び第２電極のうち少なくとも一つの電極とワードラインに接続されたゲート電極間の高電界によって発生するホットホールがトンネル酸化膜エネルギー障壁を越えて窒化膜に注入されることによってデータが消去されることを特徴とするＳＯＮＯＳメモリ素子のデータ消去方法である。 - 特許庁

A source-electrode contact hole 14 and an external-connection-terminal contact hole 32 for a drain line are formed in an overcoat film 13 made of a silicon nitride by dry etching, as well as, external-connection terminal contact hole 22 is continuously formed in the overcoat film 13 and in a gate insulating film 4, respectively.例文帳に追加

ドライエッチングにより、窒化シリコンからなるオーバーコート膜１３にソース電極用コンタクトホール１４およびドレインライン用外部接続端子用コンタクトホール３２を形成し、且つ、オーバーコート膜１３およびゲート絶縁膜４にゲートライン用外部接続端子用コンタクトホール２２を連続して形成する。 - 特許庁

The image display device includes: a gate driver 91 which outputs a drive signal to pixels from each output line 91a corresponding to each row of the pixels and sequentially switches the pixels into a displayable state for each row, to scan; switching elements 91d and 91e which are provided on the output lines 91 of odd-numbered and even-numbered rows; and a main CPU 12.例文帳に追加

映像表示装置は、画素の各行にそれぞれ対応した各出力ライン９１ａから画素に駆動信号を出力し、画素を行毎に、表示可能な状態に順次切り替え、走査するゲートドライバ９１と、奇数／偶数番目の行の出力ライン９１上に設けられたスイッチング素子９１ｄ、９１ｅと、メインＣＰＵ１２とを備える。 - 特許庁

A bias scanner 8 switches the potential of a bias line BS before the correcting operation to apply a coupling voltage to the source S of the drive transistor Trd via the auxiliary capacitor Csub, and then performs initialization so that the potential difference between the gate G and source S of the drive transistor Trd becomes larger than the threshold voltage Vth.例文帳に追加

バイアススキャナ８は、補正動作の前にバイアス線ＢＳの電位を切り換えて補助容量Ｃｓｕｂを介してカップリング電圧をドライブトランジスタＴｒｄのソースＳに加え、以ってドライブトランジスタＴｒｄのゲートＧとソースＳの電位差を閾電圧Ｖｔｈよリ大きくなる様に初期化する。 - 特許庁

Therefore, even if the scanning signal is blunted as a transmission distance is increased and display unevenness is caused between a front side and a back side along the transmission direction of the scanning signal in each row of the pixels 22 corresponding to each gate line 91a, the opposing directions of the display unevenness cancels out the overall display unevenness regardless of the size of the display screen 21.例文帳に追加

これにより、走査信号が伝送距離に応じてなまり、各ゲートライン９１ａに対応した画素２２の各列において走査信号の伝送方向の手前側と奥側とで表示ムラが生じたとしても、表示ムラの方向が隣同士で逆になるので、表示画面２１の大きさに係らず全体として表示ムラを打ち消し合える。 - 特許庁

Vertical cell transfer transistors Tr1, Tr2 and Tr3 having a channel region consisting of a single crystal silicon layer 18 formed by epitaxial growth, a source-drain region consisting of n-type diffusion regions 14 and 23 formed in upper and lower parts of the single crystal silicon layer 18 and an embedded gate electrode consisting of work line 21 are formed.例文帳に追加

エピタキシャル成長により形成された単結晶シリコン層１８からなるチャネル領域と、単結晶シリコン層１８の上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が形成される。 - 特許庁

In the input/output protection circuit which is provided with a P-channel MOS transistor 34 connected between an input terminal 30 and a power source line 32, and an N-channel MOS transistor 35 connected between the input terminal 30 and a grounding wire 33, both gate electrodes 34a and 35a of the transistors 34 and 35 are in floating states.例文帳に追加

入力端子３０と電源線３２との間に接続されたＰチャネルＭＯＳトランジスタ３４と、入力端子３０と接地線３３との間に接続されたＮチャネルＭＯＳトランジスタ３５とを備えた入力／出力保護回路において、トランジスタ３４，３５のゲート電極３４ａ，３５ａがともにフローティング状態にある。 - 特許庁

To provide an integrated circuit apparatus and electronic equipment in which control of P type and N type MOS transistors constituting a transfer gate connected to a memory cell at the time of reading and erasing modes and programming can be changed to secure breakdown voltage and a sub-word line decoder which can be reduced in area is mounted.例文帳に追加

耐圧確保のために、リード及び消去モードとプログラム時とで、メモリセルに接続されたトランスファーゲートを構成するＰ型及びＮ型ＭＯＳトランジスタの制御を変更でき、かつ、小面積化を達成できるサブワード線デコーダを搭載した集積回路装置及び電子機器を提供すること。 - 特許庁

A distance D1 between polysilicon wirings 3b, 3a which form gates of NMOS transistors N1, N3 formed inside one memory cell 1 and arranged in the extension direction of the bit line is different from a distance D2 between the polysilicon wiring 3b and a polysilicon wiring 3b which becomes the gate of the NMOS transistor N1 formed inside the other memory cell 1.例文帳に追加

そして、一方のメモリセル１内に形成されビット線の延在方向に並ぶＮＭＯＳトランジスタＮ１，Ｎ３のゲートとなるポリシリコン配線３ｂ，３ａ間の間隔Ｄ１と、該ポリシリコン配線３ｂと他方のメモリセル１内に形成されるＮＭＯＳトランジスタＮ１のゲートとなるポリシリコン配線３ｂ間の間隔Ｄ２とが異なる。 - 特許庁

A memory peripheral circuit generates a first voltage (drain voltage Vd) and a second voltage (gate voltage Vg), applies Vd to the second source-drain region SBL and Vg to the word line WL during the data writing operation, and implants the hot-electron HE secondarily generated due to collision by electrolytic dissociation to the charge accumulating film CHS from the side of the second source-drain region SBL.例文帳に追加

メモリ周辺回路は、データの書き込み時に、第１の電圧（ドレイン電圧Ｖｄ）と第２の電圧（ゲート電圧Ｖｇ）を生成し、Ｖｄを第２のソース・ドレイン領域ＳＢＬにＶｇをワード線ＷＬに印加し、電離衝突に起因して２次的に発生させたホットエレクトロンＨＥを第２のソース・ドレイン領域ＳＢＬ側から電荷蓄積膜ＣＨＳに注入させる。 - 特許庁

Next, a reset control TFT 26 and the short-circuit TFT 28 are turned off and the control TFT 30 is turned on and thereby, the gate voltage of the drive TFT 24 is shifted by the voltage of video signal of a data line DL and as a result thereof, the drive TFT 24 turns on to supply the drive current to the organic EL element 32.例文帳に追加

次に、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８をオフし、制御ＴＦＴ３０をオンすることで、データラインＤＬのビデオ信号の電圧により駆動ＴＦＴ２４のゲート電圧がシフトされ、これによって駆動ＴＦＴ２４がオンして有機ＥＬ素子３２に駆動電流が供給される。 - 特許庁

The bit line precharge voltage generator is provided with a precharge voltage generating circuit 4200 which generates the first voltage and supplies the voltage to the precharge circuits, a first capacitor 200, a charging means 201 which charges the first capacitor and transfer gate circuits (202, 203 and 204) which control the connection/disconnection of the first capacitor and the precharge circuits.例文帳に追加

ビット線プリチャージ電圧発生装置は、第１の電圧を発生してプリチャージ回路に供給するプリチャージ電圧発生回路４２００と、第１のキャパシタ２００と、第１のキャパシタを充電する充電手段２０１と、第１のキャパシタとプリチャージ回路との接続・切断を制御するトランスファーゲート回路（２０２、２０３、２０４）とを具備する。 - 特許庁

Plural redundancy selecting signal lines are made common every plural lines and connected to input terminals of a 3 input NAND gate 5 from redundancy selecting circuits 2A, 2B, 2C in which address decode-signal lines 1A, 1B, 1C are connected to its input terminal and a redundancy cell selecting signal line is connected to its output terminal, and a redundancy cell selecting signal is outputted.例文帳に追加

入力端にアドレスデコード信号線１Ａ、１Ｂ及び１Ｃが接続され出力端にリダンダンシーセル選択信号線が接続されたリダンダンシー選択回路２Ａ、２Ｂ及び２Ｃから、３入力ＮＡＮＤゲート５に複数の前記リダンダンシー選択信号線が複数本ずつ共通化され、ＮＡＮＤゲート５の入力端に接続されて、リダンダンシーセル選択信号を出力する。 - 特許庁

For the power supply, an FET 14 for diagnosis of fault is connected in parallel between the gate and the source of the FET 11 for control of power output inserted in series in the power output line of a battery 10 serving as power source to a load, and a fault judging circuit 17 judges the soundness of the FET for control of power output by monitoring the output voltage of the FET for diagnosis of fault.例文帳に追加

負荷に対する電力源としての電池(１０)の電源出力ラインに直列に介挿された電源出力制御用のＦＥＴ(１１)に対して、そのゲート・ソース間に故障診断用のＦＥＴ(１４)を並列接続し、故障判定回路(１７)においては故障診断用ＦＥＴの出力電圧をモニタして電源出力制御用ＦＥＴの健全性を定する。 - 特許庁

The threshold voltage adaptation controls a supply voltage switch for the Drain of the depletion mode transistor such that when the threshold voltage adaptation measures a voltage applied to that Gate outside a tolerable predefined range, then it activates the supply voltage switch to disconnect the Drain DC feed line.例文帳に追加

閾値電圧調節器が、ゲートに印加された電圧が所定の許容範囲を越えことを測定したとき、閾値電圧調節器が、ドレーンの直流給電ラインを遮断するために供給電圧スイッチを作動するように、閾値電圧調節器が、デプレッションモードトランジスタのドレーンのための供給電圧スイッチを制御する。 - 特許庁

The gate drive circuit 8 can switch simple scanning in which each row of the display part 4 is selected one by one as a selected row and compression scanning in which a plurality of display common rows in which respective image signals in auxiliary display ranges 80, 82 become the same are selected simultaneously, and parallel write-in for the plurality of selected rows by the signal line driving circuit 6 can be performed.例文帳に追加

ゲート駆動回路８は、表示部４の各行を一行ずつ選択行として選択する単純走査と、補助表示範囲８０，８２それぞれの画像信号が互いに同一となる複数の表示共通行を同時に選択行として選択し、信号線駆動回路６による複数の選択行への並列書き込みを可能とする圧縮走査とを切り換えることができる。 - 特許庁

To reduce the number of components in a dropper type series regulator 21 that is composed of discrete components, which stabilizes an output voltage VOUT by controlling the gate of FETQ1, in which an output controller 25 is placed in series with an output line 23, corresponding to the output voltage VOUT detected by a voltage detector 24.例文帳に追加

ディスクリート部品から成り、電圧検出部２４で検出された出力電圧ＶＯＵＴに対応して、出力制御部２５が出力ライン２３に直列に介在されたＦＥＴＱ１のゲートを制御することで、前記出力電圧ＶＯＵＴを安定化するようにしたドロッパ式のシリーズレギュレータ２１において、部品点数を削減する。 - 特許庁

To provide a photon gate with which real substances, containing many physical systems with transitions resonating with incident light due to inhomogeneous line widths and causing loss due to light absorption, are utilized, in which the loss due to the light absorption is suppressed, and with which a quantum state of extremely feeble light to be controlled is efficiently controlled with extremely feeble control light.例文帳に追加

不均一幅に起因して入射光に共鳴し光吸収による損失の原因となる遷移を持つ多数の物理系を含む現実の物質を利用でき、光の吸収による損失が抑制され、微弱な制御光で微弱な被制御光の量子状態を大きく制御できる光量子ゲートを提供する。 - 特許庁

Each pixel includes at least three sub-pixels (SP-A, B and C) having liquid crystal capacitors capable of respectively retaining mutually different voltages, with two sub-pixels each having an auxiliary capacitor connected to either one of the two bus-lines (CS-A, B) and one sub-pixel having an auxiliary capacitor connected to the gate bus-line.例文帳に追加

各画素は、それぞれが互いに異なる電圧を保持し得る液晶容量を有する少なくとも３つの副画素（ＳＰ−Ａ、Ｂ、Ｃ）を有し、２つの副画素は、２つのＣＳバスライン（ＣＳ−Ａ、Ｂ）のいずれか一方に接続された補助容量を有し、１つの副画素は、ゲートバスラインに接続された補助容量を有する。 - 特許庁

At least during a predetermined operation mode, the gate of the clip transistor CL corresponding to at least one pixel line formed from optical blank pixels is supplied with a same potential Vclip_dark when reading the noise level from the pixels PX corresponding to the clip transistor CL and when reading the data level from the pixels PX corresponding to the clip transistor CL.例文帳に追加

少なくとも所定動作モードにおいて、オプチカルブラック画素からなる少なくとも１つの画素列に対応するクリップトランジスタＣＬのゲートには、当該クリップトランジスタＣＬに対応する画素ＰＸからのノイズレベルの読み出し時とクリップトランジスタＣＬに対応する画素ＰＸからのデータレベルの読み出し時とで同じ電位Ｖclip_darkが供給される。 - 特許庁

The liquid crystal display includes contact hole parts on a gate line driving circuit and includes the light-shielding layer formed with a metal material on the color filter substrate, wherein an insulating film is formed to cover the light-shielding layer of the color filter substrate in an area facing the contact hole parts on the array substrate.例文帳に追加

ゲート線駆動回路にコンタクトホール部を有し、カラーフィルタ基板に金属材料により形成された遮光層を有する液晶表示装置において、アレイ基板上のコンタクトホール部に対向する領域において、カラーフィルタ基板の遮光層を覆って絶縁膜を形成することを特徴とする。 - 特許庁

The sampling transistor Tr1 is turned on while the switching transistor Tr2 is turned on to receive and apply an off voltage from a signal line to the gate G of the drive transistor Trd and thus turn it off, thereby inhibiting the through current from flowing from a power source Vdd to the fixed potential Vss.例文帳に追加

サンプリング用トランジスタＴｒ１は、スイッチングトランジスタＴｒ２がオンするときに合わせてオンし、信号線ＳＬからオフ電圧を取り込んで駆動用トランジスタＴｒｄのゲートＧに印加してこれをオフし、以って電源Ｖｄｄから固定電位Ｖｓｓに向かって貫通電流が流れないようにする。 - 特許庁

The gate voltage generation circuit 15 generates the voltage V1 by performing feedback control in such a manner that the difference between the bit line precharge voltage VHB and the voltage V1 coincides with the threshold voltage of a second PMOS transistor TP2 while the prescribed current flows to the second PMOS transistor TP2 having the same process and operation characteristics as those of the PMOS transistor TP1.例文帳に追加

ゲート電圧発生回路１５は、ＰＭＯＳトランジスタＴＰ１とプロセス及び動作特性が同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、ビット線プリチャージ電圧ＶＨＢと電圧Ｖ１の差が第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って電圧Ｖ１を発生する。 - 特許庁

In the high-frequency low-noise amplifier such that multiple amplifier elements T1 to T3 with electrodes of gate, drain, and source are multistage-connected from an input terminal IN to an output terminal, where a branch circuit is provided with a resistor R connected in the output transmission line of at least one amplifier element connected at the second stage or later.例文帳に追加

入力端子ＩＮと出力端子ＯＵＴとの間に、ゲートおよびドレイン、ソースの各電極を有する複数の増幅素子Ｔ１〜Ｔ３を多段に接続した高周波低雑音増幅器において、２段目以降に接続された少なくとも１つの増幅素子の出力側伝送路に分岐路を設け、この分岐路に抵抗Ｒを接続している。 - 特許庁

To provide a matrix array substrate which is used for a plane display device, etc., includes contact holes integrally penetrating gate insulating films and interlayer insulating films and patterns for forming auxiliary capacitors(Cs) to be superposed on scanning lines 11 and is capable of preventing the shorting between pixel electrodes 52 and the scanning line 11 and between the pixel electrodes 52 and preventing the fluctuation in the auxiliary capacitors.例文帳に追加

平面表示装置等に用いられるマトリクスアレイ基板であって、ゲート絶縁膜及び層間絶縁膜を一括して貫くコンタクトホールと、走査線１１に重ねられる補助容量（Ｃｓ）形成用パターンとを含むものにおいて、画素電極５２と走査線１１との間や画素電極５２間における短絡を防止でき、かつ、補助容量の変動を防止できるものを提供する。 - 特許庁

This device comprises a semiconductor substrate including a memory transistor region and a selection transistor region, a word line arranged on the memory transistor region of the semiconductor substrate, first and second selection lines arranged on the selection transistor region of the semiconductor substrate, a tunnel insulating film interposed between the word line and the semiconductor substrate and a selection gate insulating film interposed between the first and second selection lines and the semiconductor substrate.例文帳に追加

この装置は、メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板、半導体基板のメモリトランジスタ領域上に配置されるワードライン、半導体基板の選択トランジスタ領域上に配置される第１及び第２選択ライン、ワードラインと半導体基板との間に介在されるトンネル絶縁膜及び第１及び第２選択ラインと半導体基板との間に介在される選択ゲート絶縁膜を含む。 - 特許庁

Among the railway companies that conclude the reciprocal usage agreement, Kintetsu Railway accepts only ICOCA and PiTaPa (it doesn't interoperate with Suica and TOICA); however, at the transfer gate for the JR Central Railway service at Kintetsu Nagoya Station on the Kintetsu Nagoya Line, you can transfer by placing two of the three cards of ICOCA, PiTaPa and TOICA on top of one another (but in some cases a combination of Suica and PiTaPa doesn't work well). 例文帳に追加

なお、相互利用している交通事業者のうち、近鉄はICOCAとPiTaPaの利用が可能である（SuicaやTOICAの相互利用は行っていない）が、近鉄名古屋線の近鉄名古屋駅のJR東海との乗り換え改札口では、ICOCAまたはPiTaPaとTOICAのうち2枚を組み合わせれば、2枚重ねてタッチすることで乗り換えができる（SuicaとPiTaPaの組み合わせなど、一部に利用ができない組み合わせがある）。 - Wikipedia日英京都関連文書対訳コーパス

To provide a display device that corresponds to both scanning of every horizontal line and simultaneous scanning of two horizontal lines and that suppresses generation of horizontal stripe-like display unevenness caused by writing differences, by making gate-on characteristics of adjacent horizontal lines the same and securing sufficient writing time when simultaneously scanning two horizontal lines.例文帳に追加

１水平ラインごとの走査と２本の水平ラインの同時走査の両方に対応し、２本の水平ラインを同時に走査する際に、隣接する水平ラインのゲートオン特性を同一にして、かつ書き込み時間を十分に確保することにより、書き込み差異による横スジ状の表示ムラの発生を抑える表示装置を提供する。 - 特許庁

The two switches SW1 and SW2 are inserted in series to drain terminals of the input transistor 11 and the output transistor 12, and a bias line B commonly connecting gate terminals of the input transistor 11 and the output transistor 12 is connected with the reference current source 10 directly without interposing the switch SW1.例文帳に追加

ここで、２つのスイッチＳＷ１とＳＷ２は、入力トランジスタ１１と出力トランジスタ１２のドレイン端子に対して直列に挿入されるとともに、入力トランジスタ１１と出力トランジスタ１２のゲート端子を共通に接続しているバイアスラインＢが、スイッチＳＷ１を介さず直接基準電流源１０と接続されている。 - 特許庁

In forming the mask patterns to be used for the ordinary exposure, the sizes of the light shielding patterns (gate electrodes) on a mask for the ordinary exposure superposed on the positions corresponding to the fine patterns on the mask for the high-resolution exposure are changed in the direction of reducing the line width difference after the resolution which occurs according to the crude density of the fine patterns.例文帳に追加

その通常露光に用いるマスクパターンの生成に際し、高解像度露光用マスク上の微細パターンに対応した位置に重ねられる当該通常露光用マスク上の遮光パターン（ゲート電極）のサイズを、微細パターンの疎密性に応じて生じる解像後の線幅格差を縮小する方向に変化させる。 - 特許庁

Also, the common line is embedded in a groove in the insulating supporting substrate and extends parallel to the side direction of the storage element matrix, and of the front surface gate electrode and the rear surface electrode of each of the storage elements which are aligned in the side direction, at least any one is connected along the side direction.例文帳に追加

また、共通線は、前記絶縁支持基板中の溝に埋め込まれており、前記記憶素子マトリックスの辺方向に平行して延在し、辺方向に並べられた各前記記憶素子の前記前面ゲート電極と前記背面ゲート電極の内、少なくとも、一方を、辺方向にそって接続することを特徴とする。 - 特許庁

The transparent conductive film TCF is electrically connected to the wiring inspection terminal GL-P through the dent DNT and extended to the upper layer of the gate insulating film GI and the passivation film PAS on the side opposite to the scanning line GL of the wiring inspection terminal GL-P and disconnection inspection is performed using the extended part as a contact part of the inspection probe PB.例文帳に追加

透明導電膜ＴＣＦは凹部ＤＮＴで配線検査用端子ＧＬ−Ｐと電気的に接続し、配線検査用端子ＧＬ−Ｐの前記走査配線ＧＬとは反対側で前記ゲート絶縁膜ＧＩと保護膜ＰＡＳの上層にまで延在して形成され、延在した部分を検査プローブＰＢの接触部として断線検査を行う。 - 特許庁

A driving transistor is arranged below a current supply line arranged below a partition wall arranged between two adjacent pixel electrodes, and has its gate electrically connected to one of the source side and drain side of a switching transistor, one of its source side and drain side electrically connected to the current supply line, and the other of the source side and drain side electrically connected to one of two adjacent pixel electrodes.例文帳に追加

駆動トランジスタを隣接する２つの画素電極の間に配置された隔壁の下に配置された電流供給線の下方に配置し、駆動トランジスタのゲートをスイッチングトランジスタのソース側又はドレイン側の一方と電気的に接続し、駆動トランジスタのソース側又はドレイン側の一方を電流供給線と電気的に接続し、駆動トランジスタのソース側又はドレイン側の他方を隣接する２つの画素電極の一方に電気的に接続した配置とする。 - 特許庁

In one booster circuit 210 included in a gate booster circuit of the liquid crystal display device, a delay signal generating circuit 213 and a logic inverting circuit 214 turn on and off first to third analog switches 211a to 211c in proper timing with first to third switch control signals Sa to Sc to perform what is called charge pump operation for a capacity element 212 connected to a scanning signal line GL1.例文帳に追加

本液晶表示装置のゲート昇圧回路に含まれる１つの昇圧回路２１０において、遅延信号生成回路２１３および論理反転回路２１４は、第１から第３までのスイッチ制御信号Ｓａ〜Ｓｃにより、第１から第３までのアナログスイッチ２１１ａ〜２１１ｃを適宜のタイミングでオンまたはオフすることにより、走査信号線ＧＬ１に繋がる容量素子２１２に対していわゆるチャージポンプ動作を行う。 - 特許庁

The non-volatile memory element has a plurality of memory transistors disposed on a semiconductor substrate with a NAND string, string selection transistors disposed at one-side ends of the plurality of memory transistors on the semiconductor substrate, ground selecting transistors disposed in other ends of the plurality of memory transistors on the semiconductor substrate, and a bit line electrically connected to the semiconductor substrate and to the gate electrode of the ground selecting transistor.例文帳に追加

本発明は、半導体基板上にＮＡＮＤストリングで配置された複数のメモリトランジスタと、複数のメモリトランジスタ一端の半導体基板上に配置されたストリング選択トランジスタと、複数のメモリトランジスタ他端の半導体基板上に配置された接地選択トランジスタと、半導体基板及び接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える不揮発性メモリ素子である。 - 特許庁

A semiconductor storage device includes: the TRUE side storage transistor and BAR side storage transistor; selection transistors connected between drains of both storage transistors and corresponding bit lines; a word line connected to gates of two selection transistors; a flip-flop composed by cross connecting two CMOS inverters; and two gate transistors connected between the drains of respective storage transistors and corresponding input/output section of the flip-flop.例文帳に追加

ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 - 特許庁

A multiplex transmission circuit comprising an input register (304) storing a primary data character of start-stop system to be transmitted, an inputting process of a secondary data character (302) receiving the secondary data character such as status control signals, an output registers (305), a gate (330-332) transferring primary data characters to the output register (305) from the input register (304) when the output register is open and the input register is full, a transfer device (351) transferring a secondary character with given instruction bit to the output register (305) from the secondary data input system when the input register (304) is not full, a means to output data character in the output register to output line (110). 例文帳に追加

送信する調歩式一次データキャラクタを格納する入力レジスタ(304)と、ステータス制御信号等の二次データキャラクタを受入れる二次データキャラクタ入力手段(302)と、……出力レジスタ(305)と、……出力レジスタが空で、入力レジスタが一杯の時一次データキャラクタを入力レジスタ(304)から出力レジスタ(305)へ転送するゲート手段(330～332)と、……入力レジスタ(304)が一杯でない時二次キャラクタを二次データ入力手段からマーク指示ビット等を付与して出力レジスタ(305)へ転送する転送手段(351)と、……出力レジスタ内のデータキャラクタを出力線(110)へ出力する手段とを備えた多重化送信回路。 - 特許庁