「a gate line」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

In a second sub-block which is not selected, a fourth voltage which is substantially equal to the first voltage is applied to a drain-side selection gate line and a source-side selection gate line.例文帳に追加

非選択とされた第２のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第１電圧と略同一の第４電圧を印加する。 - 特許庁

To provide an EL display device which does not deteriorate in display quality even when a gate signal line selecting a write pixel row and a gate signal line specifying illumination of an EL element are driven at different frame rates, and a driving method of EL display device.例文帳に追加

書き込み画素行を選択するゲート信号線の駆動と、ＥＬ素子の点灯を指定するゲート信号線の駆動とを異なるフレームレートで動作させることができない。 - 特許庁

A plurality of gate lines 32 extend in a 1st direction; also a plurality of data lines 40 extend in a 2nd direction; and each data line 40 is vertical to each gate line 32.例文帳に追加

複数のゲートライン３２が第１方向へ伸びていると共に、複数のデータライン４０が第２方向へ伸びており、各データライン４０が各ゲートライン３２と垂直である。 - 特許庁

The driving circuit is formed on an insulating substrate and contains a gate line including a pad to connect with an external circuit, a data line insulated from and intersecting with the gate line and having a pad to connect an external circuit, a gate driving circuit connected to the gate pad, and a data driving circuit connected with the data pad.例文帳に追加

絶縁基板上に形成されており、外部回路との連結のためのパッドを含むゲート線と、ゲート線と絶縁して交差しており外部回路との連結のためのパッドを含むデータ線と、ゲートパッドと連結されているゲート駆動回路と、データパッドと連結されているデータ駆動回路とを含む。 - 特許庁

When the disconnection failure does not occur in the second gate signal line 22, a gate signal B is delayed with respect to a drive signal A by a gate capacitor 27, and the gate signal B reaches a reference voltage V_ref after a timer signal D has fallen to a Lo-level.例文帳に追加

第２ゲート信号線路２２に断線故障が発生していない場合、ゲート信号Ｂは、駆動信号Ａに対してゲートコンデンサ２７によって遅延し、ゲート信号Ｂが基準電圧Ｖ_refに達するのが、タイマ信号ＤがLoレベルに立下がった後になる。 - 特許庁

A stripe-shaped gate stack and a gate spacer are made on a semiconductor substrate, and a stripe-shaped bit line stack and a bit line spacer insulated with a first interlayer dielectric and crossed with this gate stack are made.例文帳に追加

半導体基板上にストライプ状のゲートスタック及びゲートスペーサを形成し、このゲートスタックと交差されて第１層間絶縁膜により絶縁されるストライプ状のビットラインスタック及びビットラインスペーサを形成する。 - 特許庁

A waveform adjusting means making the waveform of a scanning signal which is supplied to a specific gate bus line (Nth gate bus line) to which a TFT whose characteristics is changed is connected to a waveform different from that of a scanning signal which is to be supplied to other gate bus lines is provided in this display device.例文帳に追加

特性変化したＴＦＴが接続されている特定のゲートバスライン（Ｎ番目のゲートバスライン）に供給する走査信号の波形を、他のゲートバスラインに供給する走査信号の波形と異なるものとする波形調整手段を設ける。 - 特許庁

Furthermore, a fate driving circuit 12 applies a driving potential VGH to one end of a selected gate line G1 and a gate driving circuit 13 applies a holding potential VGL to the other end of the gate line G1 to turn on a switching transistor Trc1, during the write period.例文帳に追加

さらに、書込期間中、ゲート駆動回路１２が選択されたゲート線Ｇ１の一端に駆動電位ＶＧＨを印加し、かつ、ゲート駆動回路１３がゲート線Ｇ１の他端に保持電位ＶＧＬを印加することによりスイッチングトランジスタＴｒｃ１をオンにする。 - 特許庁

The linking structure of an antistatic circuit fabricated in a signal line (including a gate line, a data line and a common voltage line) of a liquid crystal display panel is changed, so as to exhibit an effect of reducing the width and length of the antistatic circuit.例文帳に追加

液晶表示パネルの信号ライン(ゲートライン、データライン及び共通電圧ラインを含む)に形成される静電気防止回路の連結構造を変更し、静電気防止回路の幅と長さを縮める効果がある。 - 特許庁

The touch detection method includes steps of: sequentially detecting waveforms of the plurality of source lines when receiving a plurality of gate line signals so as to generate a plurality of detection results, and when a gate line among a plurality of gate line receives a gate driving signal; and determining a position of one gate line relative to the plurality of gate lines, and a status of the touch event according to the plurality of detection results.例文帳に追加

タッチ検出方法は、複数の検出結果を生成するように、複数のゲート線信号を受け入れるときに、及び複数のゲート線のうちの１つのゲート線がゲート駆動信号を受け入れるときに、複数のソース線の波形を連続して検出する段階と、複数のゲート線に対する１つのゲート線の位置、及び前記複数の検出結果に従ったタッチイベントの状態を決定する段階とを有する。 - 特許庁

An active matrix type display device is equipped with a specified number of dummy gate lines 14 and/or 15 which are provided before a head gate line G1 among a plurality of gate lines G1 to S220 and/or behind the tail gate line G220, and current-programmed from source lines S1 to S176 under the control of the gate driver 11.例文帳に追加

複数のゲートラインＧ１〜Ｇ２２０の前記先頭行のゲートラインＧ１の前段および／または前記末尾行のゲートラインＧ２２０の後段に設けられた、ゲートドライバ１１の制御によりソースラインＳ１〜Ｓ１７６から電流プログラムされる所定数のダミーゲートライン１４および／または１５を備えたアクティブマトリックス型表示装置。 - 特許庁

When none of pixels disposed in a row corresponding to a selected gate line is disposed in a specific area for displaying an image, the gate line is set to the prescribed off potential.例文帳に追加

選択するゲートラインに対応する行の画素の中に、画像を表示する特定領域に該当する画素がなければ、そのゲートラインを所定のオフ電位に設定する。 - 特許庁

A bit line driver 741 outputs a column selecting signal VACSL consisting of power source voltage VccP to gate terminals of N channel MOS transistors 841, 842, of a GIO line gate circuit 84.例文帳に追加

ビット線ドライバ７４１は、電源電圧ＶｃｃＰから成る列選択信号ＶＡＣＳＬをＧＩＯ線ゲート回路８４のＮチャネルＭＯＳトランジスタ８４１，８４２のゲート端子へ出力する。 - 特許庁

A part of a conductive layer composing the first gate line included in the display apparatus overlaps with a second conductive layer composing the second gate line.例文帳に追加

また、本発明の表示装置が含む第１のゲート線を構成する導電層の一部は、第２のゲート線を構成する第２の導電層と重なることを特徴とする。 - 特許庁

This nonvolatile memory device includes a plurality of immediately adjacent offset vertical NAND channels that are electrically coupled to a single upper selection gate line or to a single lower selection gate line.例文帳に追加

本発明の不揮発性メモリー装置は、単一の上部選択ゲートライン又は単一の下部選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する。 - 特許庁

To provide a gate signal line drive circuit preventing deterioration in performance due to Vth shift of a transistor that performs the resetting upon the start-up, and to provide a display device using the gate signal line drive circuit.例文帳に追加

起動時にリセットを行うトランジスタのＶｔｈシフトによる性能低下を防ぐゲート信号線駆動回路及びそれを用いた表示装置を提供すること。 - 特許庁

A P-channel MOS transistor PT2 is connected between the power line L1 and a gate of the P-channel MOS transistor PT1 and a voltage of the power line L2 is applied to the gate.例文帳に追加

ＰチャネルＭＯＳトランジスタＰＴ２は、電源線Ｌ１とＰチャネルＭＯＳトランジスタＰＴ１のゲートとの間に接続され、電源線Ｌ２の電圧をゲートに受ける。 - 特許庁

Each memory cell 10 has a p-type active region 13 and an n-type active region 14, two pieces of word lines 21a and 21b (WL1 and WL2), and a common gate line (GL1) and a common gate line 22b (GL2).例文帳に追加

各メモリセル１０は、ｐ型能動領域１３およびｎ型能動領域１４、２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、共通ゲート線２２ａ（ＧＬ１），および共通ゲート線２２ｂ（ＧＬ２）を備えている。 - 特許庁

Total memory current of two memory cells M000, M001 is sensed from a sense amplifier 1 by setting word lines WL(0), WL(1) simultaneously to "H" level and by setting a Y gate line YG(0) and a select gate line SG (0) respectively to "H" level.例文帳に追加

ワード線ＷＬ（０），ＷＬ（１）を同時に“Ｈ”レベルにし、Ｙゲート線ＹＧ（０）とセレクトゲート線ＳＧ（０）とをそれぞれ“Ｈ”レベルにし、センスアンプ１から２つのメモリセルＭ０００，Ｍ００１の総電流を取り込む。 - 特許庁

Subpixels C10, R10, G10, B10, C11, ..., are disposed on a gate bus line HL1, and subpixels Ye20, R20, G20, B20, Ye21, ..., are disposed on a gate bus line HL2, the subpixels C and Ye being arranged alternately in a vertical direction.例文帳に追加

ゲートバスラインＨＬ１には、Ｃ10、Ｒ10、Ｇ10、Ｂ10、Ｃ11、…のサブピクセルが配されており、ゲートバスラインＨＬ２には、Ｙｅ20、Ｒ20、Ｇ20、Ｂ20、Ｙｅ21、…のサブピクセルが配されており、Ｃ及びＹｅのサブピクセルは垂直方向に交互に配されている。 - 特許庁

To provide a method of inspecting an array substrate and an inspection device thereof, which allow a disconnection defect of a gate line to be detected even when potential is applied from both ends of the gate line.例文帳に追加

ゲート線の両端から電位を印加してもゲート線の断線不良を検知できるアレイ基板の検査方法及び検査装置を提供する。 - 特許庁

The transition from the selection state to the non-selection state of the selection gate line of the gate line (GLO-GLn) arranged in correspondence to a pixel row of a display panel (1) is detected by a transition detecting circuit (2).例文帳に追加

表示パネル（１）の画素行に対応して配置されるゲート線（ＧＬ０−ＧＬｎ）において選択ゲート線の選択状態から非選択状態への遷移を非活性遷移検出回路（２）により検出する。 - 特許庁

A scanning line driving circuit applies a gate signal longer in the gate pulse width Tp when the drain signal of a positive polarity is applied by a signal line driving circuit than the gate pulse width Tn when the drain signal of a negative polarity is applied.例文帳に追加

そして、走査線駆動回路が、信号線駆動回路によって正極性のドレイン信号が印加された時のゲートパルス幅Ｔpが負極性のドレイン信号が印加された時のゲートパルス幅Ｔnより長いゲート信号を印加する。 - 特許庁

In a TFT section of one pixel region 115 partitioned by a gate line 125 and a source line 127 of the substrate for the display device, a gate insulating film 3 and a first semiconductor film 4 are formed so as to be contained in the first metal film 2 of the gate electrode formed on the substrate 1.例文帳に追加

表示装置用基板のゲート線１２５およびソース線１２７で区画された１つの画素領域１１５のＴＦＴ部において、基板１上に形成されたゲート電極たる第１の金属膜２内に収まるようにゲート絶縁膜３および第１の半導体膜４が形成されたものである。 - 特許庁

The mobile communication system sets a transmission line from a subscriber exchange 130 through a gate exchange (#0) 140 to an ISP server 150 and a transmission line from the subscriber exchange 130 through a gate exchange (#1) 141 to the ISP server 150 by the gate exchanges (#0) 140 and (#1) 141.例文帳に追加

移動通信システムは、関門交換機（＃０）１４０及び関門交換機（＃１）１４１により、加入者交換機１３０から関門交換機（＃０）１４０を介してＩＳＰサーバ１５０に至る伝送路と、加入者交換機１３０から関門交換機（＃１）１４１を介してＩＳＰサーバ１５０に至る伝送路とを設定する。 - 特許庁

In the liquid crystal display device 1, a semiconductor layer 14 constituting the channel of a thin-film transistor 12 is arranged on the upper side of a gate line 11 formed of a metallic material and, thereby, a part of the gate line 11 also serves as the gate of the thin-film transistor 12.例文帳に追加

液晶表示装置１は、薄膜トランジスタ１２のチャネルを構成する半導体層１４を、金属材料によって形成されるゲート線１１の上方に配置することにより、ゲート線１１の一部が薄膜トランジスタ１２のゲートを兼ねる構成になっている。 - 特許庁

Chokushi-mon gate (the Gate for the Imperial Envoys), Sam-mon gate, Butsu-den and Hatto (lecture hall) are arranged in almost a straight line and the monastery around which these are centered is surrounded by over 20 sub-temples. 例文帳に追加

勅使門、三門、仏殿、法堂（はっとう）がほぼ一直線に並び、これら中心伽藍の北・南・西に20ヶ寺以上の塔頭寺院が並ぶ。 - Wikipedia日英京都関連文書対訳コーパス

On the center line of the central monastery, from the south, are the chokushi-mon gate (gate for imperial envoys which is a Chinese style gate); Mie-do; and Shingyo-den, to the east of Mie-do is Godai-do, to the west is Shinden, and to the north of Shinden is Shoshin-den. 例文帳に追加

伽藍の中軸線上には南から勅使門（唐門）、御影堂、心経殿が建ち、御影堂の東に五大堂、西に宸殿、宸殿の北側に正寝殿が建つ。 - Wikipedia日英京都関連文書対訳コーパス

All pixel readout mode where readout pulse is applied to both the gate 22 and the gate 32, and a line thinning mode where readout pulse is applied only to the gate 22 is realized.例文帳に追加

ゲート２２、３２の両方に読み出しパルスを印加する全画素読み出しモードと、ゲート２２のみに読み出しパルスを印加するライン間引きモードとが可能とされる。 - 特許庁

Gate pulse selection circuit 27 consist of plural switch circuits, and these switch circuits are turned on by the selection signal to electrically connect wiring where gate pulse signals GP1 to GP192 pass, and a gate bus line.例文帳に追加

ゲートパルス選択回路２７は、複数のスイッチ回路により構成されており、選択信号によりこれらのスイッチ回路がオンとなって、ゲートパルス信号GP1 〜GP192 が通る配線とゲートバスラインとの間を電気的に接続する。 - 特許庁

Even if a gate insulation film of silicon nitride is deposited subsequently by plasma CVD normally under at 250-350°C, occurrence of hillocks can be retarded furthermore on the surface of the gate electrode 22 and the gate line.例文帳に追加

すると、この後、窒化シリコンからなるゲート絶縁膜をプラズマＣＶＤにより通常２５０〜３５０℃程度の温度で成膜しても、ゲート電極２２及びゲート線の表面にヒロックがより一層発生しにくいようにすることができる。 - 特許庁

The diffused conductor forms a conductor path for connecting the gate line with the floating gate and varies the gate capacity thus varying the state of the memory cell.例文帳に追加

拡散導体は、ゲートラインを浮遊ゲートに結合する導体経路を形成し、ゲート容量を変化させ、これによりメモリセルの状態を変化させる。 - 特許庁

The gate of the TFT 14A connected to the pixel electrode of one side of two pixel electrodes 13 adjacent to each other in a column direction and the gate of the TFT 14B connected to the pixel electrode 13 of the other side of them are connected to each gate line GL.例文帳に追加

ゲートラインＧＬには、列方向に隣接する２つの画素電極１３のうちの一方に接続したＴＦＴ１４Ａのゲートと、他方の画素電極１３に接続したＴＦＴ１４Ｂのゲートを接続する。 - 特許庁

A second bus line 16 which is branched between the third and fourth gate driver ICs (G3, G4) connects the gate low terminals 11a, 11b of the third and forth gate driver ICs (G3, G4) to the FPC 5.例文帳に追加

第３、第４ゲート用ドライバーＩＣ（Ｇ３、Ｇ４）間で分岐する第２バスライン１６により第３、第４ゲート用ドライバーＩＣ（Ｇ３、Ｇ４）のゲートＬｏｗ端子１１ａ、１１ｂがＦＰＣ５に接続される。 - 特許庁

A first bus line 15 which is branched between the first and second gate driver ICs (G1, G2) connects the gate low terminals 11b, 22a of the first and second gate driver ICs (G1, G2) to the FPC 5.例文帳に追加

第１、第２ゲート用ドライバーＩＣ（Ｇ１、Ｇ２）間で分岐する第１バスライン１５により第１、第２ゲート用ドライバーＩＣ（Ｇ１、Ｇ２）のゲートＬｏｗ端子１１ｂ、１１ａがＦＰＣ５に接続される。 - 特許庁

The control circuit AR2 is configured to boost the voltages of the source line SL and the source side selection gate line SGS in the erase operation, while keeping the voltage of the source line SL larger than the voltage of the source side selection gate line SGS by a predetermined potential difference.例文帳に追加

制御回路ＡＲ２は、消去動作時に、ソース線ＳＬの電圧をソース側選択ゲート線ＳＧＳの電圧よりも所定電位差だけ大きく保ちつつソース線ＳＬの電圧及びソース側選択ゲート線ＳＧＳを昇圧させる。 - 特許庁

The drawing lines 2A and 2B are connected to a scanning line (gate line 17) of a TFT30 and a signal line (drain line 15) and are conducted to one edge of a transparent insulator substrate.例文帳に追加

引き出し配線２Ａ，２ＢがＴＦＴ３０の走査線（ゲート配線１７）および信号線（ドレイン配線１５）に接続され，透明絶縁基板上の一辺部上に導出される。 - 特許庁

In a semiconductor substrate 11, the drain D of a selected transistor 12 is connected to a selected line (bit line) not shown in the figure, and the gate G of the transistor 12 functions as a control line (word line).例文帳に追加

半導体基板１１において選択トランジスタ１２のドレインＤは、図示しない選択線（ビット線）に繋がり、ゲートＧは、制御線（ワード線）として機能する。 - 特許庁

A third thin film transistor includes a gate electrode connected to an (N+1)th gate line, a semiconductor layer overlapping with the gate electrode, a source electrode connected to the second sub pixel electrode and partially overlapping with the gate electrode, and a drain electrode facing the source electrode.例文帳に追加

第３薄膜トランジスタは、第ｎ＋１ゲートラインに接続されたゲート電極、ゲート電極と重畳する半導体層、第２サブ画素電極に接続されゲート電極と一部分が重畳するソース電極、及びソース電極と対向するドレイン電極を含む。 - 特許庁

A resistor 21 for gate voltage suppression is provided, of which the one terminal is connected with a gate terminal of a Schottky junction FET 13 via a gate bias line 16 and of which the another terminal is connected with a gate voltage terminal 20 of the Schottky junction FET 13.例文帳に追加

一端がゲートバイアスライン１６を介してショットキー接合ＦＥＴ１３のゲート端子と接続され、他端がショットキー接合ＦＥＴ１３のゲート電圧端子２０と接続されているゲート電圧抑制用抵抗２１を設けるように構成する。 - 特許庁

The liquid crystal display device relating to the present invention includes a gate terminal to apply a voltage to a gate wiring line and a tapered gate wiring section placed to be connected thereto, and a conductive layer disposed over the tapered gate wiring section via an insulating film.例文帳に追加

この発明に係る液晶表示装置においては、ゲート配線に電圧を印加するためのゲート端子およびこれに接続するため設置されたテーパーゲート配線部が設けられ、テーパーゲート配線部の上層に絶縁膜を介して導電層を配設したものである。 - 特許庁

In the active matrix type liquid crystal display apparatus in which a plurality of data lines and a plurality of gate lines are arranged in a grid pattern and line inversion driving is performed, a gate signal OG(j) for performing gate two pulse driving is formed by a gate driver.例文帳に追加

複数のデータ線と複数のゲート線とが格子状に配置されライン反転駆動を行うアクティブマトリクス型液晶表示装置において、ゲートドライバが、ゲート２パルス駆動を行うためのゲート信号ＯＧ(ｊ)を生成する。 - 特許庁

Alternatively, when any of pixels disposed in a row corresponding to a selected gate line is disposed in the specific area, the gate line is set to the prescribed on potential.例文帳に追加

また、選択するゲートラインに対応する行の画素の中に、特定領域に該当する画素があれば、そのゲートラインを所定のオン電位に設定する。 - 特許庁

To provide a gate control line drive circuit and a gate control line drive method which enable reduction in the number of level shifters resulting in reduction in the manufacturing cost of an LCD.例文帳に追加

レベルシフターの数を減少させ、ＬＣＤの製造コストを低減することができるゲート制御線駆動回路及びその方法を提供する。 - 特許庁

After the formation of a gate insulation film 3, the gate insulation film under a data line 71 is selectively removed to remove foreign objects in the film 3 and pattern collapse of the line 71 and discontinuity are reduced.例文帳に追加

ゲート絶縁膜３形成後、選択的にデータ線７１下のゲート絶縁膜を除去することによりゲート絶縁膜３中にある異物が取り除かれ、データ線７１のパターン崩れ、断線を低減することができる。 - 特許庁