「a gate line」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To provide a method of forming a gate line and a data line with copper having low electrical resistance and high chemical corrosion resistance.例文帳に追加

ゲート配線及びデータ配線を抵抗値が低く、化学的に耐蝕性が強い銅で形成する方法を提供する。 - 特許庁

The liquid crystal display device is composed of a liquid crystal panel P, a gate line driving circuit 7 and a source line driving circuit 20B.例文帳に追加

液晶表示装置が液晶パネルＰとゲート線駆動回路７とソース線駆動回路２０Ｂとで構成されるものとする。 - 特許庁

The protection circuit comprises a protection transistor 121 in which a drain is connected to the power source line while a source and gate are connected to the ground line.例文帳に追加

保護回路は、ドレインが電源線に接続され且つソースおよびゲートが接地線に接続された保護トランジスタ１２１を有する。 - 特許庁

A first power line is formed adjacent to a gate line and provides a first voltage to the second pixel electrode.例文帳に追加

第１電源ラインはゲートラインと隣接するように形成されて第２画素電極に第１電圧を印加する。 - 特許庁

Between the pixel region 10P and a perpendicular driving circuit 40, a gate line GL and a sustaining capacity line SC are arranged to connect the above region 10P and the circuit 40.例文帳に追加

画素領域１０Ｐと垂直駆動回路４０の間には、それらを接続するゲート線ＧＬ及び保持容量線ＳＣが配線されている。 - 特許庁

To provide a fringe field driven liquid crystal display device capable of preventing short-circuiting across a gate bus line and a common bus line.例文帳に追加

ゲートバスラインと共通バスラインの間のショートを防ぐことができるフリンジフィールド駆動液晶表示装置を提供する。 - 特許庁

Reverse bias is applied between the gate and the cathode of the electron emission element connected to a scanning line of a non-selection state or the scanning line of the non-selection state is brought into a high impedance state.例文帳に追加

非選択状態の走査線に結線された電子放出素子のゲート−陰極間に逆バイアスが印加されるようにする。 - 特許庁

When the Kamakura period started and the Zen sect was introduced into Japan, the systematic garan layout was revived; this period saw a garan layout that had a sanmon gate, a Buddha hall and a lecture hall built on a straight line, following the somon gate (the gate at the entrance of a temple). 例文帳に追加

鎌倉時代になると、禅宗の伝来によって再び整然とした伽藍配置が行われ、総門を入ると三門（山門）・仏殿・法堂（はっとう）が一直線に建つ伽藍配置が現れた。 - Wikipedia日英京都関連文書対訳コーパス

The crossing portion 160 is formed into a layer which is identical to a gate electrode, for example, and the main portion 170 is formed in a layer which is identical a source/drain electrode, a gate wiring X1 and the current supply line Y2 with a gate insulator interposed between them.例文帳に追加

交差部分１６０を、例えばゲート電極と同層に形成し、主要部分１７０を、ゲート絶縁膜を間にしてソース／ドレイン電極，ゲート配線Ｘ１および電流供給線Ｙ２と同層に形成する。 - 特許庁

The TFT 156 has a gate electrode connected to the scan line 112 and a source electrode connected to a first power supply line 165, the TFT 158 has a gate electrode connected to a gate control line 167 and a source electrode connected to a second power supply line 166, and the TFTs 156 and 158 have their common drain electrode connected to the capacitor line 132.例文帳に追加

ＴＦＴ１５６のゲート電極は走査線１１２に接続され、ソース電極は第１給電線１６５に接続され、ＴＦＴ１５８のゲート電極はゲート制御線１６７に接続され、ソース電極は第２給電線１６６に接続され、ＴＦＴ１５６、１５８の共通ドレイン電極が容量線１３２に接続されている。 - 特許庁

A pixel electrode is formed so as to have sides to form an angle of 45° to a data bus line or gate bus line.例文帳に追加

画素電極を、データバスラインあるいはゲートバスラインに対して４５°の角度をなす辺を有するように形成する。 - 特許庁

The gate electrode of the nMOS transistor 11a in the memory cell MC is connected to a word line WL with its drain connected to a bit line BL.例文帳に追加

メモリセルMC内のnMOSトランジスタ11aのゲート電極はワード線WLに接続され、ドレインはビット線BLに接続されている。 - 特許庁

Each spacer abuts against at least one end part of a gate layer line and a source layer line on the thin-film transistor array substrate.例文帳に追加

該スペーサは、薄膜トランジスタアレイ基板上の少なくともゲート層線とソース層線との内の一つの縁部に対して当接している。 - 特許庁

An oxide layer 35 is adhered to the gate conductor line, and a bit-line contact mask 40 is formed on a part of the oxide layer 35.例文帳に追加

酸化物層３５がゲート導体線の上に付着され、ビット線コンタクト・マスク４０が、酸化物層３５の一部の上に形成される。 - 特許庁

The gate electrode of Tr11 is connected to a scanning line X_i, while the source electrode of Tr11 is connected to a signal line Y_j.例文帳に追加

Ｔｒ１１のゲート電極は走査線Ｘ_iに接続されており、Ｔｒ１１のソース電極は信号線Ｙ_jに接続されている。 - 特許庁

A capacitor 70 is connected in a single location between the gate voltage application line L3 and the high voltage line L1.例文帳に追加

ゲート電圧印加ラインＬ３と高電圧ラインＬ１との間の１箇所にコンデンサ７０が接続されている。 - 特許庁

A passivation layer is formed on a thin film transistor, on the gate line, and on the data line, and the pixel electrode is exposed.例文帳に追加

パッシベーション層が薄膜トランジスタと、ゲートラインと、データラインに形成され、画素電極を露出させる。 - 特許庁

The other of the source and drain of the transistor 3 is connected to a signal line SL, and the gate of the transistor 3 is connected to a word line WL.例文帳に追加

トランジスタ３の他方のソース・ドレインは信号線ＳＬに接続され、トランジスタ３のゲートはワード線ＷＬに接続されている。 - 特許庁

A protective film pattern 73 covering the bit line pad is formed in parallel with the gate electrode of the cell transistor, i.e., a word line.例文帳に追加

ビットラインパッドを覆い、セルトランジスタのゲート電極、即ち、ワードラインと並行したビットラインパッド保護膜パターン７３を形成する。 - 特許庁

An intermediate node N13 in the cell block MCB0 is connected to a plate line PL through a plate line selection gate Q21.例文帳に追加

セルブロックＭＣＢ０内の中間ノードＮ１３は、プレート線選択ゲートＱ２１を介してプレート線ＰＬに接続される。 - 特許庁

Similarly, the gate of a readout transistor in a second storage cell is connected with the second word line, and the other electrode of the capacitor is connected with the first word line.例文帳に追加

また、第２の記憶セルの書き込みトランジスタのゲートを第２のワード線に、キャパシタの他方の電極を第１のワード線に接続する。 - 特許庁

In addition, an electric potential on a bit line converges to 0 volt as the bit line is separated from a selected floating gate.例文帳に追加

また、ビット線の電位は、選択されたフローティングゲートから離れるに従い、０Ｖに収束する。 - 特許庁

A dummy scanning signal line GO is disposed on the endmost line, located on the scanning starting or ending side of a gate signal.例文帳に追加

ゲート信号の走査開始側または走査終了側に位置する最端部の行には、ダミー走査信号線Ｇ０が設けられている。 - 特許庁

The gate of the select transistor ST0 is connected to a select word line SGL, and the source is connected to a source line SL0.例文帳に追加

選択トランジスタＳＴ０のゲートは選択ワード線ＳＧＬと接続され、ソースはソース線ＳＬ０と接続されている。 - 特許庁

To provide a gate for a pipe line, by which the reduction of the effective sectional area of the pipe line is prevented even when an upper membrane is brought down.例文帳に追加

上膜を倒伏させても管路の有効断面積が減少することを防止した管路用ゲートを提供することを課題とする。 - 特許庁

The gate of the transistor TR1 is connected to a word line WL1, and its first source/drain to a bit line BL1.例文帳に追加

ＴＲ１は、ゲートをワード線ＷＬ１に、第１ソース・ドレインをビット線ＢＬ１に接続される。 - 特許庁

Connection and disconnection between a bit line BL and a main bit line MBL are controlled by the transistor QN which constitutes the column gate 29.例文帳に追加

カラムゲート２９を構成するトランジスタＱＮにより、ビット線ＢＬとメインビット線ＭＢＬとの接続・切り離しの制御がされる。 - 特許庁

A capacitive element is provided between the capacitive element and the data line and is connected between a power line and the gate of the driving transistor.例文帳に追加

また、容量素子は、容量素子とデータ線との間に設けられており、電源線と駆動トランジスタのゲート間に接続されている。 - 特許庁

After that, the drain side select-gate line SGD is set to VSG2, and a write-in potential Vpgm is applied to a selection word line (time t2-t3).例文帳に追加

この後、ドレイン側セレクトゲート線ＳＧＤが、ＶＳＧ２に設定され、書き込み電位Ｖｐｇｍが選択ワード線に印加される（時刻ｔ２〜ｔ３）。 - 特許庁

A memory cell is constituted of a MOS transistor having a floating gate 221b, a control gate 222a constituting a word line WL and an auxiliary gate 223a.例文帳に追加

メモリセルは、浮遊ゲート２２１ｂ、ワード線ＷＬを構成する制御ゲート２２２ａおよび補助ゲート２２３ａを有するＭＯＳトランジスタで構成される。 - 特許庁

A gate of each thyristor is connected via a coupling diode 43 to a gate of the next thyristor on the right, and connected via a gate load resistance 42 to a power supply wiring line 15.例文帳に追加

各サイリスタのゲートは、結合ダイオード４３を介して右隣のサイリスタのゲートに接続され、また、ゲート負荷抵抗４２を介して電源配線１５に接続される。 - 特許庁

To provide a liquid crystal display device capable of preventing generation of static electricity by preventing potential differences from being generated among gate wirings at a gate-input side and a gate-terminal side and capable of preventing a luminescent point and a bright-line from being generated.例文帳に追加

ゲート入力側とゲート終端側とでゲート配線間に電位差が生じるのを防止して、静電気の発生を防止することができ、輝点および輝線の発生を防止することができる液晶表示装置を提供する。 - 特許庁

A source line connected in common to memory cells is set to a first high level during program operation of the memory cells, and the source line is set to a second high level higher than the first high level while a control gate line and a selection gate line are set to a high level.例文帳に追加

メモリセルのプログラム動作時に、メモリセルに共通に接続されたソース線を第１高レベルに設定し、制御ゲート線および選択ゲート線が高レベルに設定されている間に、ソース線を第１高レベルより高い第２高レベルに設定する。 - 特許庁

A selection transistor T1, a potential control transistor T2, and a capacitance Cs are arranged between the gate line GL and the capacitance set line CS, and a short circuit transistor T3, a driving transistor T4, and a driving control transistor T5 are arranged between the gate line GL and light emission set line ES.例文帳に追加

ゲートラインＧＬと容量セットラインＣＳの間には、選択トランジスタＴ１、電位制御トランジスタＴ２および容量Ｃｓを配置し、ゲートラインＧＬと発光セットラインＥＳの間には短絡トランジスタＴ３、駆動トランジスタＴ４および駆動制御トランジスタＴ５を配置する。 - 特許庁

In a transistor 3A for sampling, a gate is connected to a scanning line WSL 101, a source is connected to a signal line DTL 101 and a drain is connected to a gate of a transistor 3B for driving.例文帳に追加

サンプリング用トランジスタ３Ａは、ゲートが走査線ＷＳＬ１０１に接続し、ソースが信号線ＤＴＬ１０１に接続し、ドレインが駆動用トランジスタ３Ｂのゲートに接続する。 - 特許庁

The thin film transistor array substrate has a gate line 32 which is formed on a substrate, a data line 34 crossing the gate line 32, and a thin film transistor 36 with a drain electrode 42 which is superposed on the gate line 32 wherein the data line 34 is also used as a source electrode 40.例文帳に追加

本発明に係る薄膜トランジスタアレイ基板は、基板上に形成されたゲートライン３２と、前記ゲートライン３２と交差するデータライン３４と、前記データライン３４がソース電極４０に利用されてゲートライン３２と重畳されるドレイン電極４２を持つ薄膜トランジスタ３６とを具備することを特徴とする。 - 特許庁

One switching element operates in response to a gate line signal and the applied voltage is equal to a common line voltage; and the other switching element operates in response to a next gate line signal and to supplies a deficiency of the charge storage amount which has decreased temporarily by using a next common line voltage.例文帳に追加

一つのスイッチング素子はゲートライン信号により作動して印加電圧はコモンライン電圧に等しく、もう一つのスイッチング素子は次のゲートライン信号により作動して一旦減少した電荷蓄積量を次のコモンライン電圧を利用して補充する。 - 特許庁

The nonvolatile semiconductor memory device is constituted of a memory sub-array with a memory cell unit, constituted of a series connection of a memory cell with one floating gate and one select transistor and a transistor, wherein the gate oxide film of a gate line driving transistor STD of a select transistor is thinner than a gate oxide film of a control gate line driving transistor CGD.例文帳に追加

１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタで構成される不揮発性半導体記憶装置である。 - 特許庁

A coil part 15a of a coil spring type gate electrode signal line 15 disposed on a gate electrode 113b of the thyristor chip 113 and a spacer 14 are insulated by insulating gate spacer 316, 317.例文帳に追加

サイリスタチップ113のゲート電極113b上に配置されたコイルバネ型ゲート電極信号線15のコイル部分15aとスペーサ14とを絶縁性ゲートスペーサ316,317によって絶縁する。 - 特許庁

The first gate driving circuit includes a first stage that is formed in a first peripheral area of the display region and that provides a gate signal for a first gate line disposed on the first side part of the pixel row.例文帳に追加

第１ゲート駆動回路は表示領域の第１周辺領域に形成され、画素行の第１側部に配置された第１ゲートラインにゲート信号を提供する第１ステージを含む。 - 特許庁

The second gate driving circuit includes a second stage that is formed in a second peripheral area of the display region facing the first peripheral area and that provides a gate signal for a second gate line disposed on the second side part of the pixel row.例文帳に追加

第２ゲート駆動回路は第１周辺領域と向き合う表示領域の第２周辺領域に形成されて、画素行の第２側部に配置された第２ゲートラインにゲート信号を提供する第２ステージを含む。 - 特許庁

The device is provided with a memory cell array 11, selection gate transistors SGD, SGS, a control gate driving circuit 12, a selection gate driving circuit 13, and a source line driving circuit 14.例文帳に追加

メモリセルアレイ１１、選択ゲートトランジスタＳＧＤ、ＳＧＳ、制御ゲート駆動回路１２、選択ゲート駆動回路１３、ソース線駆動回路１４を備える。 - 特許庁

A switching element 12 has a gate electrode 12G connected to a gate line Y, a source electrode 12S connected to a source line X, and a drain electrode 12D connected to a pixel electrode 13.例文帳に追加

スイッチング素子１２は、ゲート線Ｙに接続されたゲート電極１２Ｇと、ソース線Ｘに接続されたソース電極１２Ｓと、画素電極１３に接続されたドレイン電極１２Ｄと、を有している。 - 特許庁

Moreover, there are formed a source region 11, a source line 12, a source line cap film 13, a floating gate 3A, a tunnel insulating film 14A, a control gate 15A, and a drain region 17, etc.例文帳に追加

さらに、ソース領域１１、ソース線１２、ソース線キャップ膜１３、フローティングゲート３Ａ、トンネル絶縁膜１４Ａ、コントロールゲート１５Ａ、及びドレイン領域１７等を形成する。 - 特許庁

In order to boost a control/gate voltage adjacent to a word line to be selected, capacitive coupling is utilized rather than generating a required boosting voltage through a decoder and a driver of a control/gate and a bit line.例文帳に追加

選択されるワード線に隣接したコントロール・ゲート電圧を昇圧するため、コントロール・ゲート及びビット線のデコーダ及びドライバを介して必要な昇圧電圧を生成する代わりに、容量結合が使用される。 - 特許庁