「asynchronous circuits」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A circuit partitioning unit 30 partitions an asynchronous circuit to be verified into a plurality of partitioned block circuits.例文帳に追加

回路分割部３０によって、検証対象の非同期回路を分割した複数のブロック回路に分割する。 - 特許庁

The asynchronous circuit 200 includes a plurality of circuit blocks connected stepwisely, and the respective circuit blocks have operation circuits and control circuits for performing two-phase control of the operation circuits.例文帳に追加

非同期式回路２００は、段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して２相式制御を行う制御回路を有する。 - 特許庁

To reduce the number of wirings between memory chips or between memory circuits and to perform an asynchronous data burst transfer at higher speed.例文帳に追加

メモリ・チップ間またはメモリ回路間を結ぶ配線の数を減らし、かつより高速に非同期データ・バースト転送をおこなうこと。 - 特許庁

To execute transition signal control for forming the asynchronous timing by using transition signal control circuits composed of a Muller C element with inverter.例文帳に追加

インバータ付MullerＣ素子で構成される遷移信号制御回路を用いて、非同期のタイミングを形成する遷移信号制御を行う。 - 特許庁

Asynchronous RS-FF circuits are adopted as entry management flag circuits 12a-12d, and the presence of effective data in data entry is managed by setting with an entry write signal and resetting with an entry read signal.例文帳に追加

エントリ管理フラグ回路１２ａ〜１２ｄには非同期のＲＳ−ＦＦ回路を採用し、データエントリにおける有効データの有無を、エントリ書込み信号でセット、エントリ読出し信号でリセットすることで管理する。 - 特許庁

ATM(asynchronous transfer mode) processing circuits 104-1 to 104-3 decompose a frame from the circuits 103a-1 to 103a-3 into ATM cells and send the resultant cells to lines 105-1 to 105-3.例文帳に追加

ＡＴＭ処理回路１０４−１〜１０４−３は、ＡＡＬ処理回路１０３ａ−１〜１０３ａ−３からのフレームをＡＴＭセルに分解して回線１０５−１〜１０５−３に送出する。 - 特許庁

In the asynchronous system, processes being the minimum functioning circuits perform a handshake with each other through a channel, and are autonomously or heteronomously event-driven.例文帳に追加

非同期システムにおいては、最小機能回路であるプロセス同士がチャネルを通じて相互にハンドシェイクを行い、自律的に又は他律的にイベント駆動する。 - 特許庁

Asynchronous serial communication transmitter-receiver circuits 11-1n adapted to different signaling speeds are provided in parallel to outputs from an interface circuit 1.例文帳に追加

インターフェース回路１からの出力に対して並列にそれぞれ異なる通信速度に対応した非同期シリアル通信用送受信回路１１〜１ｎを設ける。 - 特許庁

Individual control circuits 30 of electro-optical devices 100R, 100G and 100B execute update control of an application sequence of a gradation voltage in an asynchronous manner with one another.例文帳に追加

電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０は、互いに非同期に階調電圧の印加順序の更新制御を行う。 - 特許庁

An asynchronous processor has no clock signal, every part of the circuit does its processing as fast as possible and signals subsequent circuits when it is complete. 例文帳に追加

非同期式プロセッサにはクロック信号がなく、回路のすべての部分は担当の処理をできる限り早く行い、それが完了すると後続する回路に信号を送る。 - コンピューター用語辞典

A random number generation server 10 with a counter, a client 20 to request a value of the counter and a switch network 30 to transmit a message between these circuits are constituted as an asynchronous circuit.例文帳に追加

カウンタを持つ乱数生成サーバ１０と、該カウンタの値を要求するクライアント２０と、これら回路間のメッセージを伝達するためのスイッチネットワーク３０とを非同期回路として構成する。 - 特許庁

To provide a semiconductor memory capable of stably performing exact operation without causing a malfunction which occurs between synchronous circuits where mutually asynchronous clock signals are supplied.例文帳に追加

互いに非同期のクロック信号が供給される同期回路間で発生しうる誤動作を招くことなく、正確な動作を安定して実行できる半導体記憶装置を提供する。 - 特許庁

A repeatable run-out (RRO) detector employs one or more digital interpolation circuits to interpolate asynchronous sample values representing an RRO address mark (AM) and RRO data ; an asynchronous maximum likelihood (AML) detector detects RRO AM; and a RRO data decoder decodes the RRO data.例文帳に追加

繰り返し振れ（ＲＲＯ）検出器が、１つまたは複数のデジタル補間回路を用いて、ＲＲＯアドレス・マーク（ＡＭ）およびＲＲＯデータを表す非同期サンプル値を補間し、非同期最尤（ＡＭＬ）検出器がＲＲＯ ＡＭを検出し、ＲＲＯデータ復号器がＲＲＯデータを復号化する。 - 特許庁

To obtain an asynchronous signal superposing device and separating device which requires none of complicated circuits of a staff specification bit insertion part, a staff specification bit separation part, etc., is reducible in circuit scale, and can superpose and separate asynchronous signals having different transmission rates.例文帳に追加

本発明は、スタッフ指定ビット挿入部やスタッフ指定ビット分離部等の複雑な回路が不要で回路規模を小さくでき、また、伝送速度が異なる非同期信号を重畳／分離できる非同期信号重畳装置及び分離装置を提供することを目的とする。 - 特許庁

To provide an interface circuit for fetching data inside according to asynchronous access from external input equipment for reducing the number of state transition protecting circuits, and reducing the number of access cycles from the external input equipment.例文帳に追加

外部入力機器からの非同期のアクセスでデータを内部へ取り込むインターフェース回路において、状態遷移保護回路の個数を削減し、外部入力機器からのアクセスサイクル数を削減する。 - 特許庁

To provide a semiconductor device capable of improving a degree of freedom in selection of clock frequency and suppressing transfer delay by transferring a signal between asynchronous circuits while preventing the meta-stable influence.例文帳に追加

メタステーブルの影響を防ぎながら非同期回路間で信号を転送し、クロック周波数の選択の自由度を高め、かつ転送遅延を抑制することが可能な半導体装置を提供する。 - 特許庁

At synchronous control, a pulse width modulation signal generation unit 7 generates pulse width modulated signals, with phases shifted by a half cycle, supplied to the second switching elements of the booster circuits 6A, 6B; and at asynchronous control, both the second switching elements of the booster circuits 6A, 6B are subjected to switching-off control.例文帳に追加

同期制御時には各昇圧回路６Ａ，６Ｂの第２のスイッチング素子に供給する半周期位相がずれたパルス幅変調信号をパルス幅変調信号生成部７で生成し、非同期制御時には各昇圧回路６Ａ，６Ｂの第２のスイッチング素子を共にスイッチングオフ制御する。 - 特許庁

The 8-bit width signal obtained through the encoder 11 is latched and resegmented, while passing sequentially through F/F circuits 12, 13 that are operated by asynchronous clocks 3 (CLK1) and 5 (CLK2) respectively.例文帳に追加

このエンコードされた８ビット幅の信号は、非同期のクロック３（CLK1）で動作するＦ／Ｆ回路１２及び非同期のクロック５（CLK2）で動作するＦ／Ｆ回路１３を順次経過する間にラッチされて切り直しが行われる。 - 特許庁

To provide a program for allowing a computer to execute an asynchronous circuit verification method capable of suitably executing simulation while suppressing memory consumption without requiring the consideration of differences in the constitution of sequence circuits.例文帳に追加

順序回路構成の違いを考慮する必要が無く、メモリ使用量を抑制して適切にシミュレーションを実行することが可能な非同期回路の検証方法をコンピュータに実行させるプログラムを提供する。 - 特許庁

A data transfer circuit holds input data according to a first clock pulse, holds output data of a primary stage according to a second clock pulse asynchronous to the first clock pulse, and transfers the output data to secondary data holding circuits.例文帳に追加

データ伝送回路は、入力されるデータを第１のクロックパルスに応じて保持し、前段の出力データを、第１のクロックパルスとは非同期の第２のクロックパルスに応じて保持し、後段のデータ保持回路に転送する。 - 特許庁

Codes described in the asynchronous circuit design language are converted to the hardware description language for synchronous circuit design, whereby function verifications in circuit design can be performed by a simulator on the market for synchronous circuits.例文帳に追加

非同期回路設計言語で記述されたコードを同期回路設計用のハードウエア記述言語に変換することで、同期回路用の市販シミュレータで回路設計の機能検証を行うことが可能となる。 - 特許庁

To prevent a mismatch between the outputs of secondary flip-flops, in data holding circuits including primary flip-flops and secondary flip-flops which operate with clock pulse signals independent of, and asynchronous to, each other, even when the clock pulse signals contend.例文帳に追加

互いに独立した非同期のクロックパルスで動作する前段フリップおよび後段フリップフロップを含むデータ保持回路において、クロックパルス同士が競合する場合でも、後段のフリップフロップにおける出力間の不整合を防止する。 - 特許庁

To provide an arrangement and wiring method of a semiconductor integrated circuit with which a fault detection rate in an asynchronous signal path is not reduced by multiplexing and integrating clock gate circuits and a fault detection logic is not modified.例文帳に追加

クロックゲート回路の多重化及び統合によって非同期信号パスにおける故障検出率が低下せず且つ故障検出論理に変更を生じさせない半導体集積回路の配置配線方法を提供する。 - 特許庁

An LSI 1 has bidirectional (interactive) buffers 20a-20c connected to a boundary scan circuit 12, and the boundary scan circuit 12 has asynchronous setting circuits 7a-7c for setting each of the bidirectional buffers 20a-20c asynchronously in an input mode or an output mode.例文帳に追加

ＬＳＩ１は、バウンダリスキャン回路１２に接続された双方向バッファ２０ａ〜２０ｃを有し、バウンダリスキャン回路１２は、各双方向バッファ２０ａを入力モード又は出力モードに非同期に設定する非同期設定回路７ａ〜７ｃを有する。 - 特許庁

The circuits and processing techniques of various original supporting sub-systems for operating a system including memory address specification, data conversion using a common processing block, time synchronization, asynchronous buffering, the storage of video information and a parallel Huffman decoder, etc., are presented.例文帳に追加

メモリアドレス指定、共通処理ブロックを用いたデータ変換、時間同期、非同期バッファリング、ビデオ情報の記憶、並列ハフマンデコーダ、等を含むシステムを実動化するために種々の独特が支援サブ・システムの回路及び処理技術が開示されている。 - 特許庁

To provide a semiconductor device and a method of testing the same, wherein a test mode entry can easily and securely be performed without making circuits in the semiconductor device large in scale nor lowering the degree of integration without reference to whether the semiconductor device is a synchronous type or an asynchronous type.例文帳に追加

本発明は、半導体装置及びその試験方法に関し、半導体装置が同期型であるか非同期型であるかに関わらず、半導体装置内の回路を大規模化及び集積度の低下を招くことなく、簡単、且つ、確実にテストモードエントリを行うことを可能とすることを目的とする。 - 特許庁

The synchronization state detecting system counts the number of pulses produced, when an error exceeding the error correction capability of the received signal takes place, when a backward protection function section outputs a signal denoting the synchronization state, and outputs synchronous/asynchronous information, on the basis of the number of pulses and gives the information to the post-stage circuits.例文帳に追加

後方保護機能部から同期状態を示す信号が出力されているときに、受信信号の誤り訂正の能力を超えた誤りが発生したときに発生されるパルスをカウントし、このパルス数に基づき同期／非同期情報を出力し後段回路へ渡す。 - 特許庁

The asynchronous processor core (11) dispenses with a global clock and operates under autonomous or heteronomous distributed control of minimum functional circuits, so that it is not necessary to perform timing design and operation verification at any operating points on the assumption of delay under the worst conditions of all elements and wiring.例文帳に追加

非同期プロセッサ・コア（１１）はグローバル・クロックを不要とし、最小機能回路の自律的又は他律的な分散制御で動作するため、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計と動作検証を行う必要がない。 - 特許庁

The selection circuit 41 selects a terminal a, b, or c so that the phases of the image data from the asynchronous FIFO circuits 31, 35 are arranged and the resulting data are outputted to an image composite circuit 7 on the basis of the result of detection received from the phase detection circuit 38.例文帳に追加

選択回路４１は、位相検出回路３８から供給された検出結果に基づいて、非同期ＦＩＦＯ回路３１からの画像データと非同期ＦＩＦＯ回路３５の画像データの位相を揃えて画像合成回路７に出力できるように、端子ａ、端子ｂ、または端子ｃを選択する。 - 特許庁