「bit array」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

SEMICONDUCTOR DEVICE ARRAY HAVING HIGH-DENSITY MEMORY CELL ARRAY AND HIERARCHICAL BIT LINE METHOD例文帳に追加

密なメモリセルアレイを有する半導体装置アレイおよび階層ビットライン方式 - 特許庁

TECHNIQUE FOR TESTING BIT LINE OF MEMORY ARRAY AND RELATED CIRCUIT例文帳に追加

メモリアレイのビット線及び関連回路をテストする技術 - 特許庁

MEASUREMENT FOR THRESHOLD VOLTAGE DISTRIBUTION OF MEMORY ARRAY BIT CELL IN CIRCUIT例文帳に追加

回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 - 特許庁

The full-swing memory array comprises a plurality of local bit lines and a global bit line.例文帳に追加

フル・スイング・メモリ・アレイは、複数のローカルビット線およびグローバルビット線を含んでいる。 - 特許庁

CROSS-POINT RRAM MEMORY ARRAY HAVING REDUCED BIT LINE CROSSTALK例文帳に追加

ビット線クロストークの少ないクロスポイント型ＲＲＡＭメモリアレイ - 特許庁

To achieve a bit line twisted structure without increase of a cell array.例文帳に追加

セルアレイの増大なく、ビット線ツイスト構造を実現する。 - 特許庁

Lastly, the four-bit output of the 1st step 11 and the four-bit output of the 2nd step 12 are combined and the eight-bit bit array is outputted.例文帳に追加

最後に、第１ステップ１１の４ビット出力と、第２ステップ１２の４ビット出力とが結合されて、８ビットのビット列が出力される。 - 特許庁

To provide a memory device having bit line equalizer in a cell array, and a method for arranging a bit line equalizer in a cell array.例文帳に追加

セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法を提供する。 - 特許庁

To provide a magnetic RAM having a multi-bit cell array structure.例文帳に追加

マルチビットセルアレイ構造を持つマグネチックＲＡＭを提供する。 - 特許庁

The bit line group 43-1 corresponds to the sub-cell array 41-1, and the bit line group 43-2 corresponds to the sub-cell array 41-2.例文帳に追加

ビット線群４３−１はサブセルアレイ４１−１に対応し、ビット線群４３−２はサブセルアレイ４１−２に対応する。 - 特許庁

BIT CELL ARRAY FOR PREVENTING COUPLING PHENOMENON IN READ-ONLY MEMORY例文帳に追加

リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ - 特許庁

The capacitor C1 is made equal to 1/2 of the bit line capacitor of a normal array and a redundancy array.例文帳に追加

容量Ｃ１は、ノーマルアレイとリダンダンシーアレイのビット線容量の差分の１／２に等しい。 - 特許庁

An array 10 includes bit lines 12 coupled to corresponding columns of cells in the array and word lines 18.例文帳に追加

アレイ10は、アレイ中のセルの対応する列に結合されたビット・ライン12と、ワード・ライン18を含む。 - 特許庁

By a bit line switch, a plurality of bit lines connected to memory cells of each memory cell array area are connected to a shared bit line formed in the memory cell array area.例文帳に追加

ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。 - 特許庁

A bit array is related to each block, and its data is stored in it.例文帳に追加

各ブロックには、ビット・アレイが関連付けられ、そのデータを格納する。 - 特許庁

An array of n-bit words 20 representing an image is filtered to generate a corresponding higher-precision array of m-bit words 26 representing the image.例文帳に追加

画像を表すnビットワード(20)のアレイをフィルタリングして、該画像を表すより精度の高いmビットワード(26)の対応するアレイを生成する。 - 特許庁

COMMON BIT/COMMON SOURCE LINE HIGH-DENSITY 1T1R-TYPE R-RAM ARRAY例文帳に追加

コモンビット／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイ - 特許庁

An MRAM memory array (100) is provided with nonlinear word lines (110) and linear bit lines (120).例文帳に追加

非線形ワードライン(110)と線形ビットライン(120)とを有するMRAMメモリアレイ(100)。 - 特許庁

To optimize a difference of bit line signal volumes when reading a memory array.例文帳に追加

メモリセルアレイの読み出し時のビット線信号量差を最適にする。 - 特許庁

A power control bit detection section 5 detects a power control bit from an adaptive array antenna output signal.例文帳に追加

パワーコントロールビット検出部５は適応アレーアンテナ出力信号の中からパワーコントロールビットを検出する。 - 特許庁

The sensing amplifier part responds to the sensing-enable signal and senses the bit pair output from the bit cell array.例文帳に追加

感知増幅部は、センシングイネーブル信号に応答して、ビットセルアレイから出力されるビット対を感知する。 - 特許庁

The bit wires for respective memory cell arrays are connected to the bit wire of the other memory cell array by a connecting wire.例文帳に追加

各メモリセルアレイのビット線は、接続配線により他のメモリセルアレイのビット線に接続されている。 - 特許庁

A cross-point RRAM memory array includes a word line array having an array of parallel word lines and a bit line array having an array of parallel bit lines perpendicular to the word lines, wherein a cross-point is formed between the word lines and the bit lines.例文帳に追加

クロスポイント型ＲＲＡＭメモリアレイは、複数のワード線を平行に配列してなるワード線配列と、前記複数のワード線に対して直交する複数のビット線を平行に配列してなるビット線配列を備え、前記ワード線と前記ビット線との間にはクロスポイントが形成されている。 - 特許庁

To reduce the resistance of a bit line of a memory cell array and reduce the area of forming the memory cell array.例文帳に追加

メモリセルアレイのビット線の低抵抗化を図ると共に、メモリセルアレイの形成面積の縮小化を図る。 - 特許庁

Steering and bit lines are segmented along columns of a memory cell array.例文帳に追加

ステアリングラインとビットラインとはメモリセルアレイの列に沿ってセグメント化される。 - 特許庁

A bit line character string preparing means 112 prepares the bit line character string of a byte array or a word array concerning inputted barcode data.例文帳に追加

ビットライン文字列作成手段１１２は、入力されたバーコードデータについてバイト配列あるいはワード配列のビットライン文字列を作成する。 - 特許庁

The bit line decorder scheme is provided that connects data and voltage to a plurality of bit lines at the dual bit flash memory array.例文帳に追加

本発明において、データ及び電圧を、デュアルビット・フラッシュ・メモリ・アレーの複数のビット線へ接続するビット線デコーダ構造が説明される。 - 特許庁

A bit configuration of address data allocated to the memory 42 is divided into two on the upper bit side and the lower bit side; and the upper bit side is allocated to a first memory array 42A and the lower bit side is allocated to a second memory array 42B.例文帳に追加

メモリ４２に割り当てられるアドレスデータのビット構成は、上位ビット側と下位ビット側の２つに分割されており、前記上位ビット側が第１メモリアレイ４２Ａに割り当てられ、前記下位ビット側が第２メモリアレイ４２Ｂ割り当てられている。 - 特許庁

MEMORY ELEMENT ARRAY HAVING A PAIR OF MAGNETIC BIT SHARING COMMON CONDUCTOR例文帳に追加

共通の導線を共有する一対の磁気ビットを有するメモリ素子アレイ - 特許庁

The sense amplifier compares a voltage of the bit line of the main cell array with a voltage of the bit line of the reference cell array and generates an output signal according to a result of the comparison.例文帳に追加

感知増幅器は、メインセルアレイのビットラインの電圧と基準セルアレイのビットラインの電圧とを比較し、その結果による出力信号を発生させる。 - 特許庁

Furthermore, the sense amplifier of a first bit line couple is arranged on one side of a cell array and the sense amplifier of a second bit line couple is arranged on the other side of the cell array.例文帳に追加

更に、第１のビット線対のセンスアンプがセルアレイの一方側に配置され、第２のビット線対のセンスアンプがセルアレイの他方側に配置される。 - 特許庁

Moreover, the memory cell array has a double bit line and a double word line structure, and the redundant memory cell array has a single bit line and a single word line structure.例文帳に追加

又、メモリセルアレイは２重ビット線及び２重ワード線構造を有し、冗長メモリセルアレイは１重ビット線及び１重ワード線構造を有する。 - 特許庁

To prevent matching displacement of a bit line contact isolation region from a bit line diffusion layer in a bit line backing region of a virtual ground type memory cell array.例文帳に追加

仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。 - 特許庁

TECHNIQUE FOR PRE-CHARGING BIT LINES FOR DRAM ARRAY, SENSE AMPLIFIER, AND INTEGRATED CIRCUIT DEVICE IN WHICH DRAM ARRAY IS INCORPORATED例文帳に追加

ＤＲＡＭアレイ用ビット線プリチャージ手法およびセンスアンプ、ならびにＤＲＡＭアレイを組込んだ集積回路装置 - 特許庁

In array constitution of a memory cell array, word lines and bit lines are made main/sub-constitution, and a selecting transistor is provided for switching.例文帳に追加

メモリセルアレイのアレイ構成を、ワード線、ビット線を主／副構成にし、切り換え用に選択トランジスタを設ける。 - 特許庁

The memory cell array includes memory cells arranged at crossing points of a bit-line and word-line matrix of the memory cell array.例文帳に追加

メモリ・セル・アレイは、メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有する。 - 特許庁

Thereby, the number of bank selection lines is decreased, a cell array is shortened in the direction of bit, and cell array area can be reduced.例文帳に追加

これにより、バンク選択線を少なくし、セルアレイをビット方向に短くし、セルアレイ面積を削減できる。 - 特許庁

A device and a method for operating a non-volatile memory comprises a bit cell array.例文帳に追加

不揮発性メモリを動作させる装置および方法は、ビット・セル・アレイを含む。 - 特許庁

Each bit of 8-bit data is stored in eight memory cells ML of each unit UN of a memory cell array 110 in advance.例文帳に追加

メモリセルアレイ１１０の各ユニットＵＮの８個のメモリセルＭＬに、予め、それぞれ８ビットのデータの各ビットを記憶する。 - 特許庁

Length of bit lines is shortened, capacity of bit lines is reduced, and power consumption of a memory array 16a is reduced.例文帳に追加

ビット線の長さが短くなり、ビット線容量の低下し、メモリーアレー１６ａの消費電力の低減が図られる。 - 特許庁

The bit line BL and bit line/BL are connected to a sense amplifier 4 at the periphery of a memory cell array of the ferroelectric substance memory.例文帳に追加

強誘電体メモリのセルアレイ周辺では、ビット線ＢＬ及びビット線／ＢＬがセンスアンプ４に接続される。 - 特許庁

A first bit FB of multi-bit data is programmed in one of the plurality of memory cells in the memory cell array from the storage unit.例文帳に追加

マルチ-ビットデータの第１ビットＦＢは、記憶ユニットからメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムされる。 - 特許庁

This device is provided with a bit line selecting means making bit lines corresponding to a memory element reading out stored contents from plural bit lines constituting a memory element array a selection state and a bit line grounding means grounding selectively a bit line being adjacent to a bit line selected by this bit line selecting means.例文帳に追加

メモリ素子アレイを構成する複数のビット線から記憶内容を読み出すべきメモリ素子に対応するビット線を選択状態するビット線選択手段と、このビット線選択手段が選択したビット線に隣接するビット線を選択的に接地するビット線接地手段とを備えた。 - 特許庁

To realize a semiconductor device equipped with a gate protecting function while restraining an increase of an array area in a transistor array equipped with diffusion bit lines and word lines intersecting the bit lines.例文帳に追加

拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置を実現する。 - 特許庁

This delay corresponds to a period of an address supplied to a bit array in a block.例文帳に追加

この遅延は、ブロック内のビット・アレイに供給されるアドレスの期間に対応する。 - 特許庁