「bit array」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

In active mode, the transistor is turned "ON" and then turned "OFF" when a sense amplifier array is inactivated (in bit line precharge operation or in standby mode).例文帳に追加

アクティブモードではトランジスタは「オン」にされ、センスアンプアレイが（ビット線プリチャージ動作またはスタンバイモード中に）非活動化されると「オフ」にされる。 - 特許庁

To improve property by excluding dummy cell array or by reducing imbalance in a bit line capacity or an adjacent noise caused by the same.例文帳に追加

ダミーセルアレイの排除、またはビット線容量のアンバランス若しくはこれを原因とする隣接ノイズの低減による特性の改善ができる。 - 特許庁

The MPEG encoder 10 outputs to the memory 20 in frame units of a bit array (stream) based upon the grammatical rules of the MPEG audio.例文帳に追加

ＭＰＥＧ符号化器１０は、ＭＰＥＧオーディオの文法規則に則ったビット列（ストリーム）をフレーム単位でメモリ２０へ出力する。 - 特許庁

By providing the characteristics of the noise shaper in the decoder 104, the effect of removing an error generated in the 1-bit D/A converter array 105 is obtained.例文帳に追加

デコーダ104にノイズシェーパの特性を持たせることで１ビットＤ／Ａ変換器列105で発生する誤差を除去できる効果が得られる。 - 特許庁

This test circuit detects a bit in which a shift is caused in a write-in property in a memory cell array 1 as a defective bit using a method by which one axis write-in current of a difficult axis direction is applied.例文帳に追加

このテスト回路は、メモリセルアレイ１中の書き込み特性にシフトがあるビットを、困難軸方向の一軸書き込み電流を印加する手法を用いて不良ビットとして検出する。 - 特許庁

To provide a semiconductor storage device avoiding increase in the area of a memory cell array by dispensing with a dummy memory cell while keeping reducing effect of capacity between adjoining bit lines by employing a bit line cross method.例文帳に追加

ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。 - 特許庁

A memory cell array 1 has a hierarchical structure where bit lines BL are split from a main data line MDL and an inverting sense circuit 10 is inserted between the main data line MDL and the bit lines BL.例文帳に追加

メモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっており、メインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入される。 - 特許庁

The bit cells 12 of the prescribed numbers are accessed by receiving addresses, and a reset signal utilized for enabling a sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

To enable high speed read-out by suppressing variation of wiring capacitance of main bit lines in a memory cell array of a hierarchical bit line system in which a plurality of sub-arrays of a virtual grounding conductor system are arranged in the column direction.例文帳に追加

列方向に仮想接地線方式のサブアレイを複数配列した階層ビット線方式のメモリセルアレイにおいて、主ビット線の配線容量のばらつきを抑えて高速読み出しを可能とする。 - 特許庁

The predetermined number of bit cells 12 are accessed by receiving addresses, and a reset signal utilized for enabling the sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

Each of the memory cells 212 has a magnetic bit, whose direction is changed on the application of a magnetic field applied from the outside, and an electrical signal is generated on the application of a second electric field to the array, based on the direction of the bit.例文帳に追加

各メモリセル２１２は、外部からかけられる磁界をかけると向きが変更される磁気ビットを有し、アレイに第２の電界がかけられるとそのビットの向きに基づいて電気信号が生成される。 - 特許庁

The dummy column part responds to a data-enable signal enabled at the time of reading data and a data control signal, and controls a sensing margin until sensing a bit pair output from a bit cell array.例文帳に追加

ダミーカラム部は、データの読み取り時にイネーブルされるデータイネーブル信号及びデータ制御信号に応答して、ビットセルアレイから出力されるビット対を感知するまでのセンシングマージンを制御する。 - 特許庁

To provide a photonic crystal optical bit memory which captures serial data into resonators one bit-by-one bit, converts the serial data into parallel data without using wavelength conversion, and reads the data captured into the resonators as a pulse train, and to provide a photonic crystal optical bit memory array.例文帳に追加

本発明の目的は、波長変換を介さず、シリアルデータを１ビット毎に共振器に取り込み、シリアルデータをパラレルデータに変換し、共振器に取り込まれたデータをパルス列として読み出すことも可能にするフォトニック結晶光ビットメモリおよびフォトニック結晶光ビットメモリアレイを提供することを目的とする。 - 特許庁

In a 2nd step 12, four bits as an element of the 16×16 matrix table specified with a row number which is odd-numbered four bits counted from the most significant digit bit of the 8-bit input bit array and a column number which is even-numbered four bits counted from the most significant digit bit are outputted.例文帳に追加

第２ステップ１２においては、８ビットの入力ビット列の最上位ビットから数えて奇数番目の４ビットを行番号、最上位ビットから数えて偶数番目の４ビットを列番号として、これら行番号と列番号で指定される１６×１６行列テーブルの要素である４ビットを出力する。 - 特許庁

The inspection device 1 inputs the start signal from the array drive part 2 into the shift register, and the shift register outputs the output signals in the order, from each bit to the each TFT array, based on the the start signal.例文帳に追加

検査装置１は、アレイ駆動部２から開始信号をシフトレジスタに入力し、シフトレジスタはこの開始信号に基づいて各ビットから各ＴＦＴアレイに対して出力信号を順次出力する。 - 特許庁

An SRAM macro 100 includes the normal operation mode for allowing an access to a plurality of memory cell array blocks and the power-down mode for floating bit lines BL and /BL of the plurality of memory cell array blocks.例文帳に追加

ＳＲＡＭマクロ１００は、複数のメモリセルアレイブロックに対してアクセスが可能な通常動作モードと、複数のメモリセルアレイブロックのビットラインＢＬ，／ＢＬをフローティングにするパワーダウンモードを備える。 - 特許庁

A nonvolatile semiconductor memory device 1 includes a memory cell array 10 having a plurality of memory cells capable of storing multiple bits, a plurality of bit lines connected to the memory cell array 10, and a control circuit 19.例文帳に追加

不揮発性半導体記憶装置１は、複数ビットを記憶可能なメモリセルを複数個有するメモリセルアレイ１０と、メモリセルアレイ１０に接続された複数のビット線と、制御回路１９とを含む。 - 特許庁

The method performed by the apparatus comprises a step for using a data fetch processor to retrieve data from a data array, a step for evaluating the retrieved data using the data fetch processor to produce an output bit, a step for supplying the output bit to an intracluster crossbar, and a step for using a data store processor to store the output bit in the data array.例文帳に追加

この装置によって実行される方法は、データフェッチプロセッサを使用してデータアレイからデータを検索する段階、検索したデータをデータフェッチプロセッサを使用して評価し、出力ビットを生成する段階、出力ビットをクラスター内クロスバーに供給する段階、及びデータ記憶プロセッサを使用して出力ビットをデータアレイに記憶する段階を含む。 - 特許庁

To provide a semiconductor device wherein a cell array area can be reduced by forming a bit line contact in a cell array region in a narrow width and junction leakage can be prevented by reducing resistance in word lines and the bit line contact, and to provide a method of manufacturing the same.例文帳に追加

セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供する - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

With respect to the driving pattern, a type A of a fundamental pattern comprising a bit array indicating drive to turn on or off a liquid crystal element per subfield and types B, C, and D of shift patterns resulting from shifting the phase of the bit array of the type A with four subfields as a unit are prepared for one gradation level.例文帳に追加

駆動パターンには、一の階調レベルに対し、サブフィールド毎に液晶素子をオン駆動またはオフ駆動を指示するビット配列からなる基本パターンのタイプＡと、当該タイプＡに対し、サブフィールド数の「４」を単位としてビット配列の位相をシフトさせたシフトパターンのタイプＢ、Ｃ、Ｄとがある。 - 特許庁

To reduce necessary space and to introduce respective bit lines in a pair of bit lines by means of closing intervals in a circuit, which is obtained by combining a precharge circuit and an equalization circuit for a semiconductor memory array, formed of a memory cell field having a plurality of pairs of bit lines.例文帳に追加

多数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージ回路と等化回路が組み合わせられた回路において、所要スペースが小さく、ビットラインペアにおける各ビットラインを互いに間隔を詰めて案内できるようにする。 - 特許庁

The same stored data as stored data stored in a memory array 2a of a CAM section CMU are made to be stored in a memory array 2b of a RAM section RMU, and a check bit for deciding an error of the stored data stored in the memory array 2b is further added and is made to be stored.例文帳に追加

ＣＡＭ部ＣＭＵのメモリアレイ２ａに記憶された記憶データと同じ記憶データをＲＡＭ部ＲＭＵのメモリアレイ２ｂに記憶させるとともに、メモリアレイ２ｂに記憶させる記憶データのエラーを判定するための検査ビットをさらに付加して記憶させる。 - 特許庁

The semiconductor memory device comprises a memory cell array, a plurality of work lines, a plurality of bit lines, a data line, a plurality of selector circuits, a precharge circuit, and a pull-down circuit.例文帳に追加

メモリセルアレイと、複数のワード線と、複数のビット線と、データ線と、複数のセレクタ回路と、プリチャージ回路と、プルダウン回路とを備えている。 - 特許庁

A sense node SA is connected to a selected bit line BL of a memory cell array 1 through a NMOS transistor QN1 for clamp and a column 2.例文帳に追加

センスノードＳＡは、クランプ用ＮＭＯＳトランジスタＱＮ１を介し、カラム２を介して、メモリセルアレイ１の選択されたビット線ＢＬに接続される。 - 特許庁

The second inverting circuit includes an input terminal connected with the bit line of the reference cell array and an output terminal connected with another end of the second load element.例文帳に追加

第２反転回路は、前記基準セルアレイのビットラインに入力端が連結され、第２負荷素子の他端に出力端が連結される。 - 特許庁

To provide a non-volatile semiconductor storage that redundant bit lines can be provided in a memory cell array being divided into plural erasing blocks.例文帳に追加

複数の消去ブロックに分割されているメモリセルアレイでのビット線の冗長を可能とする不揮発性半導体記憶装置を提供する。 - 特許庁

In a memory cell array, a plurality of memory cells composed of resistance change elements and diodes are arranged at cross points of a plurality of word lines and a plurality of bit lines.例文帳に追加

メモリセルアレイは、複数のワード線、複数のビット線の交点に、抵抗変化素子とダイオードからなる複数のメモリセルが配置されている。 - 特許庁

The semiconductor memory device is provided with a memory array, word lines, bit line pairs, a sense amplifier, a dummy cell row, an address control part and a timing generating circuit.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイ、ワード線、ビット線対、センスアンプ、ダミーセル列、アドレス制御部、タイミング発生回路を具備する。 - 特許庁

These second bit lines 2BL1 and 2BL2 are formed over a plurality of cell array blocks, and they are connected respectively to one sense amplifier SA.例文帳に追加

この第２ビット線２ＢＬ１、２ＢＬ２は複数のセルアレイブロックにまたがって形成されており、それぞれ、１つのセンスアンプＳＡに接続されている。 - 特許庁

This semiconductor memory is provided with a plurality of memory cell array blocks, a bit line sense amplifier circuit, the local sense amplifier circuit and a control part.例文帳に追加

半導体メモリ装置は、複数のメモリセルアレイブロック、ビットラインセンス増幅回路、ローカルセンス増幅回路、データセンス増幅回路及び制御部を備える。 - 特許庁

A memory array 1 is connected to word lines and bit lines, and is constituted of a plurality of memory cells connected in series and arranged in a matrix form.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

Test cells are disposed at ends of an array as an inverter circuit forming a ring oscillator, and the ring oscillator is operated by charging and discharging bit lines.例文帳に追加

リングオシレータを形成する反転回路としてアレイ端にテスト用のセルを配置し、ビット線を充放電しながらリングオシレータを動作させる。 - 特許庁

To provide a ferroelectric memory device capable of reducing a parasitic capacitance against a bit line, and reducing the area of a whole memory array.例文帳に追加

ビット線に対する寄生容量を低減し、メモリアレイ全体の面積を縮小することのできる強誘電体メモリ装置を提供する。 - 特許庁

A twin MONOS metal bit line array is read and programmed using a three dimensional programming method with X, Y, and Z dimensions.例文帳に追加

ツインＭＯＮＯＳの金属ビット線アレーは、Ｘ、Ｙ、及びＺ次元を有する３次元プログラミング方法を使用して読み出され、プログラムされる。 - 特許庁

To provide a semiconductor storage device in which a connected state between a cell array bit line and a sense amplifier is fixed to carry out refreshing, resulting in the reduction of power consumption for the changeover of connection.例文帳に追加

セルアレイのビット線とセンスアンプの接続状態を固定してリフレッシュを行い、接続切替えによる消費電力を低減する。 - 特許庁

The memory cell array of the semiconductor device includes local bit lines LBL1-LBL4 and global bit lines GBL1-GBL4, switches S1, S2, sense amplifiers SA1, SA2 on both sides, and switches S3, S4.例文帳に追加

本発明の半導体装置のメモリセルアレイにおいて、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬ１〜ＧＢＬ４と、スイッチＳ１、Ｓ２と、両側のセンスアンプＳＡ１、ＳＡ２と、スイッチＳ３、Ｓ４を備えている。 - 特許庁

The memory cell array includes a plurality of memory cells respectively arranged at a plurality of word lines, a plurality of bit lines crossing the plurality of word lines, and intersections between the plurality of word lines and the plurality of bit lines.例文帳に追加

前記メモリセルアレイは、複数のワード線、前記複数のワード線に交差する複数のビット線、及び、前記複数のワード線と前記複数のビット線との交差部にそれぞれ設けられた複数のメモリセルを有する。 - 特許庁

The semiconductor memory device includes: word lines WL; a memory cell array 10 constituted of a plurality of memory cells MC; global bit lines GBL; a global sense amplifier 11; local bit lines LBL; and a local sense amplifier 12.例文帳に追加

本発明の半導体記憶装置は、ワード線ＷＬと、複数のメモリセルＭＣからなるメモリセルアレイ１０と、グローバルビット線ＧＢＬと、グローバルセンスアンプ１１と、ローカルビット線ＬＢＬと、ローカルセンスアンプ１２を備えている。 - 特許庁

Therefore, in a memory array configuration in which a bit line is formed on the side of the lower diffusion layers 108, a reduction in bit line resistance can reduce power consumption, and also can achieve high-speed operation.例文帳に追加

したがって、下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。 - 特許庁

In a memory cell array 11 of an SRAM10, a plurality of precharge & equalize circuits 14L, 14M, and 14U extending to the column direction of the memory cell 12 are set up to precharge bit lines Bit and XBit to the prescribed potential.例文帳に追加

ＳＲＡＭ１０のメモリセルアレイ１１には、メモリセル１２の列方向に伸びるビット線Ｂｉｔ，ＸＢｉｔを所定の電位にプリチャージする複数のプリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕが設けられている。 - 特許庁

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

Those LSBs are used to control an array MUX, (n) operands are selected from the two 32-bit grouped words, and the arrayed 32-bit grouped words are outputted to an execution unit for parallel processing.例文帳に追加

これらのＬＳＢを使用して、配列ＭＵＸを制御し、前記二つの３２ビットグループ化ワードからｎ個のオペランドを選択し、配列された３２ビットグループ化ワードを、パラレル処理のための実行ユニットに出力する。 - 特許庁

To solve the problem of the presence of a pattern where a short-circuit failure is not detected during main bit line leakage inspection to screen an initial short-cirucit failure in a semiconductor storage device constituted of a memory array where main bit lines intersect each other.例文帳に追加

主ビット線を交差させたメモリアレイ構成をとる半導体記憶装置において、初期短絡故障をスクリーニングするための主ビット線リーク検査で、短絡故障を検出できないパターンが存在する。 - 特許庁

An address storage part 140 stores a threshold value memory address for dividing the memory cell array 110 into a first block for storing one bit data for each memory cell and a second block for storing one bit data for each pair of memory cell.例文帳に追加

アドレス記憶部１４０は、メモリセル毎に１ビットデータを記憶させる第１ブロックと、メモリセル対毎に１ビットデータを記憶させる第２ブロックとにメモリセルアレイ１１０を分けるための閾値メモリアドレスを記憶する。 - 特許庁