「bit array」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

In addition to a 16-bit-word memory 102 which performs standard operation, a 17th bit is used by a 2nd memory array 104 to obtain variable word length.例文帳に追加

標準動作を行う１６ビットワードのメモリ１０２の他に、第二のメモリ列１０４で１７番目のビットを使用することにより可変ワード長を達成する。 - 特許庁

A bit line driver and a common line driver which drive the bit line and the common line upon a write of data, respectively are disposed opposing to both sides of the memory cell array.例文帳に追加

データ書込時にビット線およびコモン線をそれぞれ駆動するビット線ドライバおよびコモン線ドライバを、メモリセルアレイの両側に対向して配置する。 - 特許庁

A technology which minimizes difference of capacitance between global bit lines by connecting the global bit lines to the memory cells having a variety levels in the three-dimensional array is also disclosed.例文帳に追加

また、グローバルビット線を３次元アレイ内の様々なレベルのメモリセルに接続してグローバルビット線間の静電容量差を最小化させる技術を開示する。 - 特許庁

A memory array 1 is constituted so that memory cells capable of storing a plurality of bit data are arranged in a matrix state along a plurality of bit lines and a plurality of word lines.例文帳に追加

メモリセルアレイ１は、複数ビットデータを記憶可能なメモリセルを複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成される。 - 特許庁

A cell array area and a peripheral circuit area are flattened and on that flattened surface, the bit line contact is not formed but the bit line is immediately formed.例文帳に追加

セルアレイ領域と周辺回路領域を平坦化させ、その平坦化した表面上にビットラインコンタクトを形成せず、直ぐビットラインを形成する。 - 特許庁

To reduce the power consumption by reducing surplus wiring in a main bit line in a semiconductor integrated circuit including the memory array of a bit division type RAM.例文帳に追加

ビット分割型ＲＡＭのメモリセルアレイを含む半導体集積回路において、メインビットラインの余分な配線を削減して、消費電力を低減する。 - 特許庁

The bit mask array becomes suitable for compression by the approximation property of significant portions in the consecutive gray level bit masks.例文帳に追加

また、輪郭削りの問題を減少させるため、連続するグレーレベル用のビットマスクの重要な部分の近似性により、ビットマスクアレイが圧縮に適したものとなる。 - 特許庁

A second bit SB of the multi-bit data is programmed in one of the plurality of memory cells in the memory cell array by utilizing data inversion, from the storage unit.例文帳に追加

マルチ-ビットデータの第２ビットＳＢは、記憶ユニットからデータ反転を利用してメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムされる。 - 特許庁

It is equipped with a wordline 34 group which selects a row address of the memory cell array, a bit line 35 group and a bit line 36 group which select the column address.例文帳に追加

メモリセルアレイの行アドレスを選択するワード線３４群と、その列アドレスを選択するビット線３５群及びビット線３６群とを備えている。 - 特許庁

A bit line BL of a memory cell array 11 is selected by a column gate 12, and connected to a sense amplifier 13.例文帳に追加

メモリセルアレイ１１のビット線ＢＬはカラムゲート１２により選択されてセンスアンプ１３に接続される。 - 特許庁

The memory cell array 1 has memory cells connected to the word lines and bit lines and arranged in matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

The bit line BL of a memory cell array 11 is selected by a column gate 12 to be connected to a sense amplifier 13.例文帳に追加

メモリセルアレイ１１のビット線ＢＬはカラムゲート１２により選択されてセンスアンプ１３に接続される。 - 特許庁

In the memory cell array, a plurality of memory cells connected to word lines and bit lines are arranged in matrix.例文帳に追加

メモリセルアレイは、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

The reference cell is the same as a memory cell of the array and used for generating reference voltage for a reference bit line.例文帳に追加

基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。 - 特許庁

Each of the reading selection gates 65 is disposed outside from the bit line driver 50 for the memory cell array 10.例文帳に追加

読出選択ゲート６５は、メモリセルアレイ１０に対して、ビット線ドライバ５０よりも外側に配置される。 - 特許庁

To provide a semiconductor memory which can relieve a defective bit without having a redundant cell array.例文帳に追加

冗長セルアレイを有することなく不良ビットを救済可能にした半導体メモリを提供する。 - 特許庁

A pad column where a plurality of the pads are arranged is arranged at one side of the bit line direction of the memory cell array.例文帳に追加

複数のパッドが配列されたパッド列は、メモリセルアレイのビット線方向一方側に配置されている。 - 特許庁

A reference cell is the same as a memory cell of an array, and used for generating reference voltage for reference bit line.例文帳に追加

基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。 - 特許庁

The data recording device employs a bit patterned data recording medium that has an array of rows that are offset to one another.例文帳に追加

データ記録装置が、互いにオフセットされたロウのアレイを有するビット・パターンド・データ記録メディアを使用する。 - 特許庁

To widen limit of scale of an MRAM memory cell array by reducing substantially capacity of word lines and bit lines.例文帳に追加

ワード線、ビット線の容量を実質的に低減してＭＲＡＭメモリセルアレイの規模の限界を広げる。 - 特許庁

The nonvolatile semiconductor memory unit is disclosed with a bit line extending in one direction on the cell array.例文帳に追加

セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置が開示される。 - 特許庁

The memory cell array includes a plurality of memory cells respectively sharing a plurality of word lines and a plurality of bit lines.例文帳に追加

メモリセルアレイは、複数のワードラインと、複数のビットラインをそれぞれ共有する複数のメモリセルを含む。 - 特許庁

An MRAM cell array includes a memory cell group 200 and a reference cell, connected to the same bit line BL2.例文帳に追加

ＭＲＡＭセルアレイは、同じビット線ＢＬ２に接続されたメモリセルグループ２００と参照セルとを含む。 - 特許庁

A memory cell array 1 formed of an array of memory cells MC each located between a word line WL and a bit line BL, and each including a variable resistor VR.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬとビット線ＢＬとの間に配置され且つ可変抵抗素子ＶＲを含むメモリセルＭＣを配列してなる。 - 特許庁

Thus, bit line currents simultaneously flow in a memory cell array MCA and a reference memory cell array RMCA and a high speed sensing operation is conducted.例文帳に追加

そのため、メモリセルアレイＭＣＡとリファレンスメモリセルアレイＲＭＣＡとにおいて同時にビット線電流が流れ、高速なセンス動作を行なうことが可能となる。 - 特許庁

A multiplex level floating gate memory array (10) includes word lines (18) connected to memory cells along a row in the array, and a bit lines (12) connected along a column.例文帳に追加

多重レベル浮動ゲートメモリアレー(１０)は、アレー内の行に沿ってメモリセルに接続されたワード線(18)と、列に沿って接続されたビット線(12)を含む。 - 特許庁

To reduce inter-bit line noise and array noise, a sense amplifier area, and power consumption of an array during an operation without increasing a memory cell block size in an FRAM.例文帳に追加

ＦＲＡＭにおいて、メモリセルブロックサイズを大きくせずに、ビット線間ノイズとアレイノイズ、センスアンプ面積、動作時のアレイの消費電力を低減する。 - 特許庁

A 1st fusing circuit is composed of the flash cells sharing a bit line with the flash cell array, and controls the connection between the flash array and an external logic circuit.例文帳に追加

第１ヒュージング回路は、フラッシュセルアレイとビットラインを共有してフラッシュセルで構成され、フラッシュアレイと外部ロジック回路との連結を制御する。 - 特許庁

Data transfer is executed by the one bit unit or by the two or more bit units between the DRAM cell array 30 and an arithmetic circuit 32 in which arithmetic elements are arranged according to the pairs of the prescribed number of bit lines of the DRAM cell array, and an arithmetic operation corresponding to an instruction is executed in the arithmetic element.例文帳に追加

ＤＲＡＭセルアレイの所定数のビット線対に対応して演算エレメントが配置された演算回路（３２）との間で１ビット単位または複数ビット単位でデータ転送を実行し、演算エレメント内で命令に応じた演算を実行する。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

Similarly, bit lines comprise central bit lines 304a having a third pitch and peripheral bit lines 304b positioned closer to the sides of the array 300 having a fourth pitch larger than the third pitch.例文帳に追加

同様に、ビット線は、第３のピッチを持つ中心ビット線（３０４ａ）と、アレイ（３００）の辺に接近した位置にあって、第３のピッチより大きい第４のピッチを持つ周辺ビット線（３０４ｂ）とを含む。 - 特許庁

Each bit line pre-charge circuit PREQ of plural normal columns in a selected section from among a memory cell array is commonly controlled by a bit line pre-charge signal PQn, each bit line pre-charge circuit of plural redundant columns RDA-RDC added to the memory cell array being individually controlled by second bit line pre-charge signals PQRDA-PQRDC.例文帳に追加

メモリセルアレイのうちの選択されたセクションにおける複数のノーマルカラムの各ビット線プリチャージ回路PREQを第１のビット線プリチャージ信号PQn で共通に制御し、メモリセルアレイに付加された複数の冗長カラムRDA〜RDC の各ビット線プリチャージ回路を第２のビット線プリチャージ信号PQRDA〜PQRDC で別々に制御する。 - 特許庁

The nonvolatile semiconductor storage is provided with a memory cell array 2 having plural memory cells and a testing cell array 3 having plural testing cells, and the testing cells are connected to the memory cell array 2 with bit lines.例文帳に追加

不揮発性半導体記憶装置は複数のメモリセルを有するメモリセルアレイ２と複数のテスト用セルを有するテスト用セルアレイ３とを有し、メモリセルアレイにテスト用セルがビット線で接続されている。 - 特許庁

During retransmission, a switch 604 is switched and transmit data stored in a buffer 603 in initial transmission have their bit array converted by a bit array conversion unit 606, and are then input to a multi-value modulation unit 605.例文帳に追加

再送時には、スイッチ６０４が切り替わり、初回送信時にバッファ６０３に格納された送信データは、ビット列変換部６０６でビット列の変換をされた後、多値変調部６０５に入力される。 - 特許庁

The connection regions 411 are formed throughout the memory array comprising four cells which are connected to one bit line.例文帳に追加

接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。 - 特許庁

A memory cell array 11 includes a bit line BL (BLT or BLN) to which a plurality of memory cells 21 are connected.例文帳に追加

メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are disposed in a matrix form.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 2, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ２には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

To provide an embedded bit line type read/program nonvolatile memory cell and an array of the cells capable of achieving high density.例文帳に追加

高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。 - 特許庁

A semiconductor memory includes word lines extending in a first direction, bit lines extending in a second direction and a memory cell array.例文帳に追加

メモリは、第１の方向に延伸するワード線と、第２の方向に延伸するビット線と、メモリセルアレイとを備える。 - 特許庁

A plurality of memory cells connected to word lines and to bit lines are arranged in a memory cell array 1 like a matrix.例文帳に追加

メモリセルアレイ１にはワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

The bit line pattern crossing a sense amplifier array diagonally is inverted with respect to the banks 0 and 1 each other.例文帳に追加

また、センスアンプ列を斜めに横切るビット線パターンがバンク０と１に関し互いに反転したものになっている。 - 特許庁

An interlayer dielectric is formed on the memory cell array, and the metal bit line 212 is embedded therein.例文帳に追加

メモリセルアレイ上には層間絶縁膜が形成されており、金属ビット線２１２は、それに埋め込み形成されている。 - 特許庁

Each of memory cells in a memory cell array 100 holds n bit data corresponding to 2^n threshold levels.例文帳に追加

メモリセルアレイ１００中のメモリセルの各々は、２^n個のしきい値レベルに対応してｎビットのデータを保持できる。 - 特許庁