「bit array」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

A semiconductor memory device of a bank switching system is provided with a pass/fail determination circuit provided for each adjacent plurality of memory cell array banks so that pass/fail determination of a multi- bit test is performed for each adjacent plurality of memory cell array.例文帳に追加

バンク切替え方式の半導体記憶装置において、隣接する複数のメモリセルアレイバンク毎にマルチビットテストのパス／フェイル判定を行うように、隣接する複数の前記メモリセルアレイバンク毎に設けたパス／フェイル判定回路を備える。 - 特許庁

To solve the problem of disturbing a high-speed operation due to a mixture of an interference noise generated at one bit line of adjacent bit lines to each other with the other bit line in a semiconductor device only by a memory cell layout without increasing the area of a memory cell array.例文帳に追加

半導体装置において、互いに隣接するビット線どうしのうちの一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにして、この混入により高速動作を阻害するという問題を、メモリセルアレイ部における面積を増大させることなく、メモリセルレイアウトのみで解決する。 - 特許庁

A semiconductor memory device includes a memory cell array MA including memory cells MC arranged at respective crossing parts between a bit line BL and a word line WL, and a dummy word line DummyWL which is formed at wiring layer same as the word line WL and formed to cross the bit line BL in an upper part of a bit line driver 25.例文帳に追加

半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの各交差部に配置されたメモリセルＭＣを含むメモリセルアレイＭＡと、ワード線ＷＬと同一の配線層に形成され、ビット線ドライバ２５の上部の領域でビット線ＢＬと交差するように形成されたダミーワード線ＤｕｍｍｙＷＬとを備える。 - 特許庁

An error correction unit 47 acquires the ECC bit of the read object data from the check bit array 46 during the pipeline stall, corrects the error of the read object data using the ECC bit and outputs the read object data after the error correction and a stall cancel signal to command the cancel of the pipeline stall to the processor 1.例文帳に追加

誤り訂正部４７は、パイプラインストール中に、リード対象データのＥＣＣビットをチェックビットアレイ４６から取得し、ＥＣＣビットを用いてリード対象データの誤り訂正を行い、誤り訂正後のリード対象データと、パイプラインストールの解除を指示するストール解除信号とをプロセッサ１に出力する。 - 特許庁

To resolve the problem of memory cell region size increase and large increase of memory cell array region, in the case that the size of the memory cell region increases in the row direction, caused by the influence of the connection hole for connecting a first layer bit line and a second layer bit line in a semiconductor memory device constituted by the bit lines of two layers.例文帳に追加

２層のビット線で構成される半導体記憶装置において、第１層のビット線と第２層のビット線を接続する接続孔の影響により、メモリセル領域の行方向のサイズ大きくなる場合に、メモリセル領域のサイズが拡大し、さらにはメモリセルアレイ面積が大幅に拡大する。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

The nonvolatile semiconductor memory includes a unit cell array MAT00 which has bit lines BL0i to BL2i, word lines WL0i, WL1i intersected by the bit lines BL0i to BL2i, and memory cells MC0 to MC3 connected between the bit lines BL0i to BL2i and the word lines WL0i, WL1i at intersections thereof.例文帳に追加

不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。 - 特許庁

Each memory is connected through a common bit line in which two cells are a drain or a source, and a memory array is constituted by arranging a plurality of unit memory arrays of this two cells.例文帳に追加

各メモリは２セルがドレイン又はソースとなる共通ビット線を介しして接続されており、この２セルの単位メモリアレイを複数並べることによりメモリアレイを構成する。 - 特許庁

A bit line of a memory cell array 1 is provided with a page buffer 2 for holding data of one page to be written in a non-volatile memory cell selected by a page address signal.例文帳に追加

メモリセルアレイ１のビット線には、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するためのページバッファ２が設けられる。 - 特許庁

The memory system is equipped with a memory cell array 1, a bit line switch 4, first and second page buffers 2 and 3, a column switch 5, and an error correction circuit 11, and control circuits 7, and 10.例文帳に追加

記憶システムは、メモリセルアレイ１、ビット線スイッチ４、第１，第２のページバッファ２，３、カラムスイッチ５、エラー訂正回路１１及び制御回路７，１０を備えている。 - 特許庁

In reading out of fuse/anti-fuse, voltage Vb1h deciding a high potential of a bit line BL of a memory cell array 6 is used instead of internal voltage Vint being general hitherto.例文帳に追加

ヒューズ／アンチヒューズの読み出しにおいて、これまで一般的であった内部電圧Vintに代えて、メモリーセルアレイ６のビット線BLの高ポテンシャルを定める電圧Vb1hを用いる。 - 特許庁

When manufacturing process is carried out, a self-aligned memory cell, necessitating only two pieces of array related masks, which specify a bit line and a word line, can be formed.例文帳に追加

製造プロセスを実施すると、ビットライン及びワードラインを規定する２つのアレイ関連マスクのみを必要とする自己整列したメモリセルを形成することができる。 - 特許庁

To provide a semiconductor device comprising a memory cell array having a hierarchical bit line configuration, which has a small circuit scale and can suppress an increase in a chip area and timing skew.例文帳に追加

ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。 - 特許庁

A power line 18A is formed on the memory array region 11 and obliquely intersects with the bit lines BL0-BL5, the word lines WL0-WL2 and the source lines SL1-SL3.例文帳に追加

電源線１８Ａは、メモリアレイ領域１１上に形成され、ビット線ＢＬ0〜ＢＬ5、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3に対して斜めに交差している。 - 特許庁

To sequentially generate a bit mask array in which a cluster comprising an entry of certain type is larger than the cluster comprising an entry of another type, or it directly adjoins.例文帳に追加

あるタイプのエントリーからなるクラスタが、他のタイプのエントリーからなるクラスタより大きいか、または直接隣接しているようなビットマスク配列を次々と生成すること。 - 特許庁

To make it possible to simply make the length of the bit line pair of a division cell array be the same among division cell arrays regardless of whether a redundant word line is included or not.例文帳に追加

分割セルアレイのビット線対の長さを、冗長ワード線を含む、含まないに関係なく、分割セルアレイ間で同じ長さにする事を簡単にできるようにする。 - 特許庁

The memory device includes a plurality of word lines, a memory cell array including a plurality of column lines and a plurality of memory cells, a row decoding section, a K bit prefetch section, and an output buffer section.例文帳に追加

メモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、ローデコーディング部、Ｋビットプリフェッチ部、及び出力バッファ部を含む。 - 特許庁

While the data is output in such a manner, a next reading operation may be started by precharging the potential of the bit line BL2 of the top block array.例文帳に追加

このようにしてデータを出力している間に、トップアレイブロックのビット線ＢＬ２の電位のプリジャージを行って、次の読み出し動作を開始することも可能である。 - 特許庁

Even (odd) lines of a memory cell array are assigned to even (odd) ways so that the addresses of the Index bit are arranged in the opposite order in the even lines and the odd lines.例文帳に追加

メモリセルアレイの偶数（奇数）ラインは偶数（奇数）ウェイに割り当てられ、偶数ラインと奇数ラインで、Ｉｎｄｅｘビットのアドレスを相互に逆順となるように割り当てる。 - 特許庁

The data to be written stored in the buffer register from the outside is encoded and overwritten to the buffer register, together with the check bit and is subsequently transferred and written to the memory cell array.例文帳に追加

バッファレジスタに外部から格納された書き込みデータは、エンコードされてバッファレジスタにチェックビットと共に上書きされた後、メモリセルアレイに転送書き込みされる。 - 特許庁

The sequencer 304 reads the corrected bit split sequence out of the 2-port random access memory 802 to determine when respective bits of image data are loaded to a modulator array.例文帳に追加

シーケンサ３０４は、修正されたビット・スプリット・シーケンスを２ポート・ランダム・アクセス・メモリ８０２から読み出し、画像データの各ビットを変調器アレイにいつロードするかを決める。 - 特許庁

A memory array 20 has a plurality of cell units CU corresponding to intersections of word lines and bit lines arranged along respectively the row direction and the column direction.例文帳に追加

メモリアレイ２０は、行方向および列方向にそれぞれ沿って配置されるワード線およびビット線の交点に対応して、ハーフピッチ配置された複数のセルユニットＣＵを有する。 - 特許庁

A memory cell array 1 is configured by disposing a memory cell MC including one pair of cross-connected inverters INV1 and INV2 at each intersection of word lines WL and bit lines BL, /BL.例文帳に追加

メモリセルアレイ１は、一対のインバータＩＮＶ１、ＩＮＶ２を交差接続してなるメモリセルＭＣをワード線ＷＬとビット線対ＢＬ、／ＢＬとの交点に配列してなる。 - 特許庁

At the time, a bit line signal of a redundant cell array block section is amplified by a redundant first amplifying section, and it is further amplified by a second redundant amplifying section and a third redundant amplifying section.例文帳に追加

その時、冗長第１増幅部で冗長セルアレイブロック部のビットライン信号を増幅し、それを第２冗長増幅部、第３冗長増幅部でさらに増幅する。 - 特許庁

To provide a nonvolatile memory array which can implement high cell density and higher operation speed caused by lower bit line resistance, and is hardly influenced by disturbance to a stored content at reading and writing.例文帳に追加

高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。 - 特許庁

Most of a large number of memory cells provided in a memory cell array 11 form an ordinary data storage area 12 and a part of these memory cells forms a lock bit 13, on the other hand.例文帳に追加

メモリセルアレイ１１に含まれる多数のメモリセルの内の大部分が通常データ記憶領域１２を形成する一方、一部がロックビット１３を形成する。 - 特許庁

Each memory is connected through a common bit line in which two cells are a drain or a source, and the memory array is constituted by arranging a plurality of unit memory arrays of the two cells.例文帳に追加

各メモリは２セルがドレイン又はソースとなる共通ビット線を介しして接続されており、この２セルの単位メモリアレイを複数並べることによりメモリアレイを構成する。 - 特許庁

A memory cell array MA is configured by arranging memory cells MC composed of serially connected rectifying element Di and variable resistance element VR at intersections between pluralities of bit lines and word lines.例文帳に追加

メモリセルアレイＭＡは、整流素子Ｄｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを複数のビット線及びワード線の交差部に配置してなる。 - 特許庁

The NAND cell block 1 of a memory cell array comprises NAND cells in which a plurality of memory cell transistors MC are connected in series between a bit line BL and a source line SL.例文帳に追加

メモリセルアレイのＮＡＮＤセルブロック１は、複数のメモリセルトランジスタＭＣがビット線ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセルにより構成される。 - 特許庁

In a first embodiment, the BE-SONOS sub-gate AND array architecture includes a plurality of rows of SONONOS devices, each having a sub-gate line and a diffused bit line.例文帳に追加

第１の形態においては、ＢＥ‐ＳＯＮＯＳサブゲートＡＮＤアレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。 - 特許庁

A contact opening 121 is formed in the dielectric layer 120 lowered to the surface of a bit line diffused part 115 of the specified region at the outside of the memory cell sub-array.例文帳に追加

コンタクト開口１２１は、メモリセルサブアレイに対して外側にある規定された領域のビットライン拡散部１１５の表面まで下がった誘電層１２０に形成される。 - 特許庁

A sense amplifier circuit which reads out data from a memory cell by one bit line is located and laid out in a space formed between memory cell array so as to utilize its area effectively.例文帳に追加

メモリセルからのデータを１本のビット線により読み出すセンスアンプ回路をメモリセルアレイの中間にできるスペースに配置レイアウトすることで面積の有効活用が図られる。 - 特許庁

To provide a semiconductor device that prevents a precharge speed from decreasing owing to a wiring layout when a memory cell array having a hierarchical bit line configuration is in precharge operation.例文帳に追加

ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。 - 特許庁

The SRAM device 100 is provided with (1) a SRAM array 110 connected to a peripheral circuit 120 of a row by a word line and connected to a peripheral circuit 130 of a column by a bit line and (2) a low voltage control circuit 140 of the array applying an intensified low operating voltage V_ESS to the SRAM array during at least a part of the active mode.例文帳に追加

本発明のSRAMデバイス100は、(1)ワードラインによってローの周辺回路120に接続され、ビットラインによってカラムの周辺回路130に接続されるSRAMのアレー110と、(2)アクティブモードの少なくとも１部の間、増強された低動作電圧Ｖ_ESSを前記SRAMのアレーに与えるアレーの低電圧制御回路140とを有する。 - 特許庁

The memory is provided with; a memory core section comprising a plurality of cell array blocks equipped with a plurality of nonvolatile memory cells, a plurality of word lines, and a plurality of bit lines; and a means to erase data simultaneously in a plurality of memory cells in one cell array block and write data in the plurality of memory cells in the plurality of cell array blocks simultaneously.例文帳に追加

複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、１つのセルアレイブロック内の複数のメモリセルについて同時にデータを消去し、複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段とを具備する。 - 特許庁

A switch for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチを設ける。 - 特許庁

An error code correcting system consisting of 64 bits data bit and 9 bits check bit with respect to a memory array ARY such as a DRAM is introduced, for instance, and an error correction code circuit ECC according to the above arrangement is disposed adjacent to a sense amplifier column SAA.例文帳に追加

例えば、ＤＲＡＭなどのメモリアレイＡＲＹに対して、６４ビットのデータビットと９ビットのチェックビットからなる誤り符号訂正方式を導入し、これに伴う誤り訂正符号回路ＥＣＣをセンスアンプ列ＳＡＡに隣接して配置する。 - 特許庁

The step of adapting comprise a step for determining the voltage level of the programming pulse, used to program the fastest bit of the memory array and a step setting an initial programming pulse level to a level in the general vicinity of the programming pulse level of the fastest bit.例文帳に追加

適応させるステップは、メモリアレイの高速ビットをプログラムするために使用されるプログラミングパルスの電圧レベルを決定するステップと、メモリアレイの初期プログラミングパルスレベルを、高速ビットのプログラミングパルスに概して近接したレベルに設定するステップとを含む。 - 特許庁

In a 1st step 11, four bits as an element of a 16×16 matrix table specified with a row number which is the high-order four bits of an 8-bit input bit array and a column number which is the low-order four bits are outputted.例文帳に追加

第１ステップ１１においては、８ビットの入力ビット列の上位４ビットを行番号、下位４ビットを列番号として、これら行番号と列番号で指定される１６×１６行列テーブルの要素である４ビットを出力する。 - 特許庁

This device comprises a memory cell array in which many memory cells are connected between many word lines and many bit lines respectively, the many switching means connected to each bit line, and capacitors connected between the many switching means and ground.例文帳に追加

多数のワードラインと多数のビットラインとの間に多数のメモリセルがそれぞれ接続されてなるメモリセルアレイと、前記各ビットラインに接続される多数のスイッチング手段と、前記多数のスイッチング手段と接地との間に接続されるキャパシタとからなる。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

The switching circuit selects the redundancy bit line to which a corresponding spare ferroelectric cell is connected instead of a bit line to which the replaced ferroelectric cell is connected when the replaced ferroelectric cell in the main cell array is selected.例文帳に追加

上記切替回路は、メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続されたリダンダンシビット線を選択する。 - 特許庁

A data signal appearing on one side of a pair of bit lines (e.g. bit lines BLNk, BLTk) in a memory cell array 110 and a reference signal appearing on the other side are differential-amplified by a sensing system circuit block 140, and data is read out.例文帳に追加

メモリセルアレイ１１０内の１対のビット線（例えばビット線ＢＬＮｋ，ＢＬＴｋ）の一方に現れるデータ信号と他方に現れる参照信号とがセンス系回路ブロック１４０により差動増幅され、データの読み出しが行われる。 - 特許庁

These M bit signal lines are extended in the center direction of an array starting from a position on both end part sides in the array direction of the heater element and divided into two signal lines which select M/2 pieces of heater elements closer to the end part.例文帳に追加

このＭビットの信号線を、発熱素子の配列方向の両端部側の部位をそれぞれ始点として前記配列の中心方向に延在し、当該端部により近いＭ／２個の発熱素子を選択する２つの信号線に分ける。 - 特許庁

The selection circuit 5 is provided with a first switch for switching between connection and nonconnection of a first bit line pair connected to a memory cell column belonging to the block 7a of the array part 7 to a second bit line pair connected to a memory cell column belonging to a block 7b.例文帳に追加

そして、選択回路５において、アレイ部７のブロック７ａに属するメモリセル列に接続された第１のビット線対を、ブロック７ｂに属するメモリセル列に接続された第２のビット線対に接続するか否かを切り換える第１のスイッチを設ける。 - 特許庁