「bit array」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A switch means for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチ手段を設ける。 - 特許庁

At a main computing block control unit 65, the bus connections are switched from the orthogonal transform memories, according to the data bit widths, and a data array is adjusted by using a 64-bit buffer (68) to transfer pairs of even-numbered data and odd-numbered data between the memories and a main computing block.例文帳に追加

主演算ブロック側制御部（６５）において、これらの直交変換メモリから、データビット幅に応じてバス接続を切換え、またデータ配列を６４ビットバッファ（６８）を用いて調整して、偶数データおよび奇数データの組を、主演算ブロックとの間で転送する。 - 特許庁

Then, in read operation, the sub-bit lines 1, 2, of unselected sub-arrays and 4-6 are connected via n-channel transistors 22a, 22d, 22e while each sub-bit line is connected to ground wires 24a, 24b arranged at both the ends of the memory cell array 1.例文帳に追加

そして、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介して、選択されていないサブアレイのサブビット線１と２および、４〜６を接続して、それぞれ、メモリセルアレイ１の両端に配置された接地配線２４ａおよび２４ｂに接続する。 - 特許庁

Array selection address signals 0 are connected to an FUSE00 and an FUSE01 or the like to execute redundancy replacement of bit lines through an inverter 003, and array selection address signals 1 are connected to an FUSE10 and an FUSE11 or the like through an inverter 013.例文帳に追加

アレイ選択アドレス信号０はインバータ００３を経由してビット線の冗長置換を行うためのＦＵＳＥ００、ＦＵＳＥ０１などに接続され、アレイ選択アドレス信号１はインバータ０１３を経由してＦＵＳＥ１０、ＦＵＳＥ１１などに接続されている。 - 特許庁

A step of extracting transducer position information from bit patterned magnetic media includes a step of providing a magnetic storage medium having at least one data array with multiple discrete and separated recording bits and a step of providing the transducer adjacent to the data array.例文帳に追加

ビットパターン化された磁気媒体からトランスデューサ位置情報を抽出するステップは、複数の離散的かつ別個の記録ビットを備えた少なくとも１つのデータアレイを有する磁気記憶媒体を設けるステップと、データアレイに近接してトランスデューサを設けるステップとを含む。 - 特許庁

Also, the plurality of unit cells are disposed in the plane shapes of hexagons, and the plane shapes of the unit cells are turned to be hexagons, and in a method for wiring bit wires 8 in a cell array where the plurality of unit cells are integrated, the cell array configured by connecting the adjacent unit cells is provided.例文帳に追加

又多数の単位セルを六角形の平面形状に配置し、単位セルの平面形状を六角形とし、多数の単位セルが集積されたセル・アレイ内のビット線８の配線方法に於いて、隣接の単位セル間を接続して成るセル・アレイを有する。 - 特許庁

This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.例文帳に追加

本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁

To prevent the erroneous low determination of the threshold value of a memory cell to be programmed caused by the flowing-out of a cell current to an adjacent cell during program verification in a memory array having a bit line shared between memory cells.例文帳に追加

ビット線がメモリセル間で共有されたメモリアレイでは、プログラムベリファイ時に、隣接セルにセル電流が流出するために、プログラムすべきメモリセルのしきい値が低めに誤判定される。 - 特許庁

Therefore, since a MONOS type memory cell is used as a memory cell of 1 bit/cell and the conventional type array constitution is adopted, the manufacturing process and the constitution can be simplified.例文帳に追加

したがって、ＭＯＮＯＳ型メモリセルを１ビット／セルのメモリセルとして使用し、従来型のアレイ構成を採用したので、製造プロセスの簡単化および構成の簡単化を図ることができる。 - 特許庁

A memory array 1 has a memory cell having double gate structure, plural word lines to which a control gate of the memory cell is connected, and plural bit lines to which a drain of the memory cell is connected.例文帳に追加

メモリアレイ１は、２重ゲート構造を有するメモリセルと、メモリセルのコントロールゲートが接続された複数のワード線と、メモリセルのドレインが接続された複数のビット線とを持つ。 - 特許庁

To simplify selection of an I/O line, and to prevent increment of area of a memory cell array, with respect to a semiconductor device which uses an open bit line system and can switch the number of I/O.例文帳に追加

オープンビット線方式を用いたＩ／Ｏ数が切り替え可能な半導体装置において、Ｉ／Ｏ線の選択が単純化するとともに、メモリセルアレイの面積増大を防止する。 - 特許庁

A memory cell array 1 is configured by arranging in matrix a plurality of memory cells storing data of two or more bits, and includes a plurality of bit lines and word lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。 - 特許庁

An anti-fuse memory cell array 7 is provided with a switch which is connected between VPP and a bit line and turned on or off in accordance with writing data DIN and the writing control signal WE.例文帳に追加

さらにアンチヒューズメモリセルアレイ７にはＶＰＰとビット線間に接続され、書き込みデータＤＩＮと書き込み制御信号ＷＥとに基づき、オン・オフされるスイッチを設ける。 - 特許庁

The memory array using the mechanical switch includes a plurality of word lines, a plurality of bit lines intersecting each other with the plurality of word lines, and a plurality of mechanical switches.例文帳に追加

本発明に係る機械的なスイッチを利用したメモリアレイは、複数のワードラインと、該複数のワードラインと互いに交差する複数のビットラインと、複数の機械的なスイッチと、を備える。 - 特許庁

The pixel data of the second frame (search frame) is stored in a unit B with multiple memory cells in a memory cell array unit 20b arranged in a complement form in the direction to which the bit line BL is extending.例文帳に追加

第２のフレーム（探索フレーム）の画素データを、メモリセルアレイ部２０ｂの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＢに２の補数の形式で記憶する。 - 特許庁

The pixel data of the first frame (reference frame) is stored in a unit A with multiple memory cells in a memory cell array unit 20a arranged in a straight binary form in a direction to which a bit line BL is extending.例文帳に追加

第１のフレーム（参照フレーム）の画素データを、メモリセルアレイ部２０ａの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＡに、ストレートバイナリの形式で記憶する。 - 特許庁

A memory device includes an array portion of resistive memory cells organized in rows and columns, wherein the rows correspond to word lines and the columns correspond to bit lines.例文帳に追加

各行と各列とにて組織化された、抵抗メモリセルのアレイ部を含むメモリ装置に関するものであり、上記各行は各ワード線に対応し、上記各列は各ビット線に対応する。 - 特許庁

Data pre-fetched 2 bits from a memory array and transmitted to an amplifier circuit 154 by a data bus is ordered in accordance with the least significant bit of a column address being a start address externally given.例文帳に追加

メモリアレイから２ビットプリフェッチされデータバスによって増幅回路１５４に伝達されたデータは外部から与えられるスタートアドレスであるコラムアドレスの最下位ビットに応じて順序づけされる。 - 特許庁

Consequently, it becomes possible to obtain a result of the floating multiplication at high speed because a sticky bit can be generated without using the result which is from the multiplication array 1 and a mantissa part adder 2.例文帳に追加

これにより、乗算アレイ１と仮数部加算器２を経由した結果を用いずにスティッキービットを生成できるため浮動小数点乗算の結果を高速に求めることができる。 - 特許庁

Thus, arithmetic processing in which bit lines BL and transistors in a memory cell array 1 are used is not required, and hence a read-out time can be shortened and power consumption can be reduced.例文帳に追加

このように、ビット線ＢＬやメモリセルアレイ１内のトランジスタを使った演算処理を行う必要がないため、読出時間を高速化することができ、消費電力を低減できる。 - 特許庁

In the memory array region 11, bit lines BL0-BL5 which extend in the Y-direction, and word lines WL0-WL2 and source lines SL1-SL3 extend in the X-direction, orthogonal to the Y-direction.例文帳に追加

メモリアレイ領域１１において、ビット線ＢＬ0〜ＢＬ5はＹ方向に延びており、ワード線ＷＬ0〜ＷＬ2、ソース線ＳＬ1〜ＳＬ3はＹ方向と直交するＸ方向に延びている。 - 特許庁

A memory cell array 1 is connected with a word line WL and a bit line BL, and a plurality of memory cells each of which stores one of n values (n is a natural number of ≥2) is arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Word lines (WLA, WLB) and bit lines (BLA, BLB) are arranged with arrangement directions replaced so that data array is orthogonally transformed to the access transistors (ATA, ATB).例文帳に追加

アクセストランジスタ（ＡＴＡ，ＡＴＢ）に対しては、データ配列を直交変換するように、ワード線（ＷＬＡ、ＷＬＢ）とビット線（ＢＬＡ、ＢＬＢ）とを配置方向を交換して配置する。 - 特許庁

A data storage device (8) including the resistive cross point array (10) of memory cells (12), a plurality of word lines (14), a plurality of bit lines (16), and a sense amplifier (24) which utilizes an injection charge amplifier (30) is disclosed.例文帳に追加

メモリセル(12)の抵抗性クロスポイントアレイ(10)と、複数のワード線(14)と、複数のビット線(16)と、注入電荷増幅器(30)を利用するセンス増幅器(24)とを含むデータ記憶装置(8)が開示される。 - 特許庁

To provide a semiconductor device capable of preventing lowering of an access speed caused by a redundancy determination while reducing a precharge circuit in a memory cell array having a hierarchy bit line configuration.例文帳に追加

階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。 - 特許庁

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

An array control signal activating the sense amplifier is transmitted to the sense amplifier through a signal wiring LSA in accordance with output from the dummy bit line by a local sense activating circuit 16.例文帳に追加

ローカルセンス活性化回路１６によりダミービット線からの出力に応じて、センスアンプを活性化するアレイ制御信号が信号配線ＬＳＡを介してセンスアンプに伝送される。 - 特許庁

To efficiently transfer data even when a bit width of effective data on a transfer bus varies, and to perform an orthogonal transform, in a circuit performing the orthogonal transform of a data array.例文帳に追加

データ配列の直交変換を行なう回路において、転送バス上の有効データのビット幅が異なる場合においても効率的にデータを転送して直交変換を行う。 - 特許庁

The write or read can be performed by simultaneous one time access for the plurality of bytes by replacing bit arrangement of the memory cell array by a write method or a read method.例文帳に追加

そして、メモリセルアレイのビット配列を、書込み方法又は読出し方法により入れ替えることにより、複数バイト同時に１回のアクセスで書込み又は読出しが可能とする。 - 特許庁

Interpolation along an axis is performed on a correlation surface array that is created by counting the instances of difference (XOR) between corresponding pixels of single bit resolution images having trial displacements.例文帳に追加

軸に沿った補間が、試行変位を有する１ビット解像度画像の対応する画素間の差のインスタンスをカウントすることから生成された相関面アレイについて実行される。 - 特許庁

This nonvolatile semiconductor memory device includes a memory cell array determined only by contact points between word lines and bit lines formed on a substrate.例文帳に追加

基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイを含む不揮発性半導体メモリ素子。 - 特許庁

Coordinates of a multilevel pixel within an image is used to specify an input from the selected bit mask array and to then set a corresponding pixel value in a halftone image 310.例文帳に追加

画像内のマルチレベル画素の座標は、選択されたビットマスクアレイの中から入力を特定し、次に、ハーフトーン画像３１０における対応する画素値を設定するため用いられる。 - 特許庁

A memory cell array 1 connected to a word line and a bit line is constituted so that a plurality of memory cells for storing one value among n values (n is natural number of ≥2) are arranged in a matrix state.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

To provide a semiconductor memory that constitute a layered memory cell array and can contain memory cells arranged at high density and can prevent the reduction of working speed that may be caused by an increased bit line resistance.例文帳に追加

階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置可能でビット線抵抗の増大に起因する動作速度の低下を防止可能な半導体記憶装置を提供する。 - 特許庁

By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.例文帳に追加

ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁

More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.例文帳に追加

より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁

In a write control circuit 113, after memory cells in a unit region, selected from a main array 100 and a monitor bit region 101 corresponding to the unit region, are erased when writing data, data are written in the unit region selected from the main array 100 and data determined in accordance with the number of times of rewriting of the unit region is written in the monitor bit region 101.例文帳に追加

書き込み制御回路１１３は、データ書き込み時に、メインアレイ１００から選択された単位領域と、当該単位領域に対応するモニタービット領域１０１内のメモリセルを消去した後、メインアレイ１００から選択された単位領域にデータを書き込み、当該単位領域の書き換え回数に対応して定められたデータをモニタービット領域１０１に書き込む。 - 特許庁

In order to equalize the impedance of a global bit line 4 connecting an IV conversion circuit M2 and each cell array with impedance of a dummy global bit line 6 connecting an IV conversion circuit R3 and a reference cell array, the device is provided with a constitution where an equalized wiring path can be formed at a reference side in a path, wiring length, and wiring with formed at a main side.例文帳に追加

ＩＶ変換回路Ｍ２と各セルアレイとを接続するグローバルビット線４のインピーダンスと、１Ｖ変換回路Ｒ３とリファレンスセルアレイとを接続するダミーグローバルビット線６とのインピーダンスとを同一にするために、メイン側で形成された経路と配線長及び配線幅において、同一となる配線経路をリファレンス側で形成することができる構成を備えることにより実行する。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

A turbo decoder 50 of the read/ write channel 5 has a end bit processing function of adding a necessary irreducible end bit array for ending decoding processing using a trellis to an RSC series and deleting the end bits from an APP decoded series.例文帳に追加

リード／ライトチャネル５のターボコーデック５０は、データ記録再生時に、ＲＳＣ系列に対してトレリスを利用した復号化処理を終了させるための必要最小限の終端ビット列を付加し、またＡＰＰ復号化系列から当該終端ビットを削除する終端ビット処理機能を有する。 - 特許庁

A semiconductor memory is provided with at least one memory array comprising many word lines sharing a bit line sense amplifier section, and a test circuit 14 activating simultaneously at least two word lines out of many word lines sharing the bit line sense amplifier section.例文帳に追加

半導体メモリ装置は、ビットラインセンスアンプ部を共有する多数のワードラインを含む少なくとも１つのメモリアレーと、テストモードにおいて、前記ビットラインセンスアンプ部を共有する多数本のワードラインのうち少なくとも２本のワードラインを同時に活性化させるテスト回路１４を具備する。 - 特許庁

A write dummy bit is constituted of a first dummy line and a second dummy line corresponding to complementary bit lines of a memory array and a plurality of first dummy cells which are formed in the same form as a static type memory cell and a write current path is connected between the first dummy line and the second dummy line.例文帳に追加

メモリアレイの相補ビット線に対応した第１ダミー線と第２ダミー線と、スタティック型メモリセルと同じ形態で形成され、書き込み電流経路が上記第１ダミー線と第２ダミー線との間に接続された複数の第１ダミーセルとで書き込みダミービットを構成する。 - 特許庁

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.例文帳に追加

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁

A memory cell array having (n+1) bit lines arranged in parallel inclusive of their redundant parts is divided into a plurality of blocks BLK1-BLK8, and substitution designation parts 11a1-11a8 are provided, which each designate bit lines having defective memory cells to each of the blocks BLK1-BLK8, respectively.例文帳に追加

冗長分を含めて平行に配置されたｎ＋１本のビット線を有するメモリセルアレイを複数のブロックＢＬＫ１〜ＢＬＫ８に分割し、各ブロックＢＬＫ１〜ＢＬＫ８に対してそれぞれ不良メモリセルを有するビット線を指定する置換指定部１１ａ１〜１１ａ８を設ける。 - 特許庁