「bit array」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In order to decrease the appearance of contouring, in the boundary of adjacent portions in an image with approximate gradations, for the stored bit mask array, most of inputs within the bit mask array are the same with respect to consecutive gray levels.例文帳に追加

輪郭削りの出現を減少させるため、近似する階調を有する画像の隣接する部分の境界において、記憶されたビットマスクアレイは、連続するグレレベルについてのビットマスクアレイ内の入力のほとんどが同ようなものである。 - 特許庁

Thereafter, the data are reread from the array, and if the error was due to a hard fault (stuck bit), they will appear correct since the inversion will have changed the value of the defective bit to the stuck value.例文帳に追加

その後、データがアレーから再読み取りされ、そしてハード障害（固定ビット）によるエラーがあった場合、反転が障害ビットの値を固定値に変更しているので、それは正しく見える。 - 特許庁

A parity check unit 44 acquires, by a read request from a processor 1, read object data and the parity bit thereof from the data array 43 to perform the parity check of the read object data using the parity bit.例文帳に追加

パリティチェック部４４は、プロセッサ１からリード要求により、リード対象データとそのパリティビットをデータアレイ４３から取得し、パリティビットを用いてリード対象データのパリティチェックを行う。 - 特許庁

A memory cell array 1 includes an area having first memory cells holding N bit data, and an area having second memory cells holding M bit (M is a natural number below N) data.例文帳に追加

メモリセルアレイ１は、Ｎビットのデータを保持する第１のメモリセルを有する領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを有する領域を含む。 - 特許庁

By the increase of the magnetic fields generated by the word line (110) and the bit line (120), smaller word current and bit current can be utilized and the size of the memory array (100) is reduced.例文帳に追加

ワードライン(110)およびビットライン(120)によって生成される磁界の増加によって、より少ないワード電流およびビット電流を用いることができ、メモリアレイ(100)の大きさが低減される。 - 特許庁

The decoder 104 converts the output of the noise shaper 103 to plural 1-bit data streams provided with relatively less gradations and converts them to analog signals through a 1-bit D/A converter array 105.例文帳に追加

デコーダ104はノイズシェーパ103の出力を比較的少ない階調を持つ複数の１ビットのデータ列に変換し、１ビットのＤ／Ａ変換器列105を通じてアナログ信号に変換する。 - 特許庁

Accordingly, even if bit lines in which defective memory cells exist are different for each block, redundant bit lines can be designated in units of blocks, and a memory cell array-saving range is expanded to improve a yield.例文帳に追加

従って、不良メモリセルの存在するビット線がブロック毎に異なっていても、ブロック単位に冗長ビット線が指定でき、メモリセルアレイの救済範囲が拡大し、歩留まりが向上する。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

In a sense amplifier 3, initial charging is performed for bit lines BL in respective control areas of the memory cell array 1 by a charge voltage controlled by respective individual bit line control signals BLC.例文帳に追加

センスアンプ３は、メモリセルアレイ１の各制御領域内のビット線ＢＬに対してそれぞれ個別のビット線制御信号ＢＬＣにより制御された充電電圧で初期充電を行う。 - 特許庁

The flash memory device comprises plural local word lines, plural bit lines, and a memory cell array provided with plural flash EEPROM cells arranged in areas where the local word lines cross the bit lines.例文帳に追加

複数のロ−カルワ−ドライン、複数のビットライン及びロ−カルワ−ドラインとビットラインとの交差領域に配列された複数のフラッシュＥＥＰＲＯＭセルを備えたメモリセルアレイを含む。 - 特許庁

If there are no errors in the priority encoder, the priority encoder sequentially outputs word line addresses of the most-significant bit through the least-significant bit of the CAM cell array.例文帳に追加

前記優先順位エンコーダは、前記優先順位エンコーダに欠陥がない場合、前記ＣＡＭセルアレイのワードラインの最上位ビットアドレスから最下位ビットアドレスまで順次出力する。 - 特許庁

A sub-array 12 includes a first MOS transistor PD1 for charging a main bit line MBL1, and a second MOS transistor PS1 for charging a sub-bit line SBL1_1.例文帳に追加

サブアレイ１２は、主ビット線ＭＢＬ１に充電するための第１のＭＯＳトランジスタＰＤ１と、副ビット線ＳＢＬ１＿１を充電するための第２のＭＯＳトランジスタＰＳ１とを含む。 - 特許庁

An electrostatic screening line SL is made on the sub bit line SB of the redundant memory cell array, and the data line DL to be connected to the ordinary memory cell array is made on the electrostatic screening line SL.例文帳に追加

冗長メモリセルアレイのサブビット線ＳＢ上に静電遮蔽線ＳＬを形成し、通常メモリセルアレイに接続されるデータ線ＤＬを静電遮蔽線ＳＬ上に形成する。 - 特許庁

When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.例文帳に追加

パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁

In a self scanning type light emitting element array, one bit memory elements to be electrically written/erased externally 200a, 200b, 200c, 200d are integrated.例文帳に追加

自己走査型発光素子アレイに、外部から電気的に書き込み／消去が可能な１ビットのメモリ素子２００ａ，２００ｂ，２００ｃ，２００ｄを集積している。 - 特許庁

A reference cell array 12 includes a reference cell bit line RB (RBT or RBN) to which a prescribed number of reference cells 22 are connected.例文帳に追加

リファレンスセルアレイ１２は、所定数のリファレンスセル２２が接続されたリファレンスビット線ＲＢ（ＲＢＴ又はＲＢＮ）を有する。 - 特許庁

It is difficult to estimate an original PN series from a bit array on the matrix and data processing of high safety becomes possible.例文帳に追加

マトリクス上のビット並びから元のＰＮ系列を推測することは困難であり安全性の高いデータ処理が可能となる。 - 特許庁

To provide a ferroelectric storage device which improves a sense margin accompanying the reduction of a cell array degree of integration and bit line capacity.例文帳に追加

セルアレイ集積度及びビット線容量の削減に伴うセンスマージンの向上した強誘電体記憶装置の提供。 - 特許庁

The reference circuit 1 outputs a reference voltage Vref to be compared with a bit line signal output from a memory cell array 4.例文帳に追加

リファレンス回路１は、メモリセルアレイ４から出力されるビット線信号と比較されるリファレンス電圧Ｖｒｅｆを出力する。 - 特許庁

A column of row decoders 20 is arranged at a word line end part of the memory cell array 10 and a column decoder 30 is arranged at a bit line end part.例文帳に追加

メモリセルアレイ１０のワード線端部にロウデコーダ列２０が配置され、ビット線端部にカラムデコーダ３０が配置される。 - 特許庁

For a pair of bit lines BL and XBL, the power source modules 5a and 5b are disposed on the periphery of a side opposite a memory cell array part 3.例文帳に追加

１対のビット線BL，XBL に対して、メモリセルアレイ部３のそれぞれ反対側の周辺に電源モジュール５ａ，５ｂを設ける。 - 特許庁

When a depression Tr(transistor) due to excess erase exists on respective bit lines of the memory cell array, only '1' is outputted from the output data.例文帳に追加

メモリセルアレイの各ビット線に過消去によるディプレッションＴｒがあると、出力データからは"１"しか出力されない。 - 特許庁

The entire pixel array part 1 is divided into pixel blocks each of which consists of a plurality of pixels, and one-bit memories are rewritten in the unit of blocks.例文帳に追加

画素アレイ部１全体を複数の画素からなる画素ブロックに区分けし、ブロック単位で１ビットメモリの書き換えを行う。 - 特許庁

The cross point memory array device is one where the data is stored in multi-bit format and that has includes a field programmable film.例文帳に追加

データがマルチビットフォーマットで記憶されている電界プログラマブル膜を含有しているクロスポイントメモリアレイ装置が提供される。 - 特許庁

In a memory cell array, a plurality of memory cells are arranged in rows and columns, word lines are arranged at the rows, and bit lines are arranged at the columns.例文帳に追加

メモリセルアレイは、複数のメモリセルが行及び列に配置され、行にワード線が配置され、列にビット線が配置されている。 - 特許庁

The bit array of variables var3 in a general-purpose register 12 as a final computing result is directly stored in a memory 11.例文帳に追加

最終的な演算結果である汎用レジスタ１２におけるの変数ｖａｒ３のビット配列を、そのままメモリ１１にストアする。 - 特許庁

The 12 successive 0's are a pattern with the minimum bit length of a code array which never appears in the MMR compression.例文帳に追加

連続する１２個の０は、ＭＭＲ圧縮においては絶対に出現しない符号列の最小ビット長のパターンである。 - 特許庁

A memory array includes a plurality of static type memory cells disposed at intersecting points of a plurality of word lines and a plurality of complementary bit lines.例文帳に追加

メモリアレイを複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルで構成する。 - 特許庁

A method for storing the multi-bit data in the cross memory array device and a method for using such units are further disclosed.例文帳に追加

マルチビットデータをクロスポイントメモリアレイ装置に記憶するための方法およびこのような装置の使用方法がさらに提供される。 - 特許庁

Accordingly, a capacity required for the memory array 201 for check bit can be reduced while the byte mask function is maintained.例文帳に追加

これにより、バイトマスク機能を確保しつつ、検査ビット用メモリアレイ２０１に必要な容量を削減することが可能となる。 - 特許庁

The memory array part includes a plurality of memory cells 128, 130 provided at intersections of a plurality of word lines WLU and the pair of bit lines.例文帳に追加

メモリアレイ部は複数のワード線ＷＬＵとビット線対との交点に設けられた複数のメモリセル１２８、１３０を含む。 - 特許庁

A memory array includes memory cells 101 arranged in an array shape, a plurality of word lines 102, and a plurality of bit lines 103, and is divided into use areas used for data storage and a separation area for separating use areas in a bit line direction.例文帳に追加

メモリアレイは、アレイ状に配置されたメモリセル１０１と、複数のワード線１０２と、複数のビット線１０３とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。 - 特許庁

A correction pattern estimating section 14 estimates candidates, with which error of a bit array of the reception data can be detected from the calculated correction patterns, based on relations between the bit array of the reception data and the correction patterns calculated by the correction pattern calculating section 13.例文帳に追加

訂正パターン推定部１４は、受信データのビット列と訂正パターン算出部１３により算出された訂正パターンとの関係に基づいて、算出された訂正パターンのうちから受信データのビット列の誤りを検出可能な候補を推定する。 - 特許庁

The memory cell array that can reduce the influence of the signals of nonselected memory cells connected to the readout-side bit line of a selected memory cell can be provided by providing a plurality of bit lines which are connected conventionally to the source regions without making the bit lines common.例文帳に追加

従来、ソース領域に接続されているビット線を共通化せず複数設けることにより、選択したセルの読み出し側のビット線に接続されている非選択セルの信号の影響を小さくすることができるセルアレイを提供できる。 - 特許庁

The array state of the 32-bit words is determined by the two least significant bits(LSBs) of the pointer address for the grouped words.例文帳に追加

前記３２ビットワードの配列状態は、前記グループ化ワードのポインタアドレスの２ビットの最下位有効ビット（ＬＳＢ）によって決定できる。 - 特許庁

Under hexadecimal data '0000', converted binary data are arrayed for 16 bits in the array for 4 bits and bit assignment is performed.例文帳に追加

１６進データ“００００”の下には、データ変換された２進データが４ビット毎の配列で１６ビット配列され、ビット割り付けが行われる。 - 特許庁

The memory sub-array has a plurality of memory cells sharing a sense amplifier and connected to each bit line and word line and arranged in a matrix type.例文帳に追加

前記メモリサブアレイは、センスアンプを共用し、各々ビット線とワード線に接続されマトリクス状に配置された複数のメモリセルを有する。 - 特許庁

A memory cell array 1 is constituted by arranging memory cells MC at intersection parts of plural bit, lines BL, /BL and plural word lines WL.例文帳に追加

メモリセルアレイ１は、複数本のビット線ＢＬ，／ＢＬと複数本のワード線ＷＬの交差部にメモリセルＭＣを配置して構成される。 - 特許庁

Since a particular bit of a refresh counter is not used as in the conventional manner, only small design change is needed even in the case of changing array configurations.例文帳に追加

従来のように、リフレッシュカウンタの特定ビットを利用しないので、アレイ構成を変更する場合にも設計変更が少なくて済む。 - 特許庁

In the memory cell array 1, a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Memory cells are arranged respectively at intersection positions of word lines and the first bit lines 1BL formed in each cell array block B0∼B7.例文帳に追加

各セルアレイブロックＢ０〜Ｂ７内に形成されたワード線ＷＬと第１ビット線１ＢＬとの交点位置に、メモリセルＭＣを配置する。 - 特許庁

The sense amplifier is connected to the memory cell array through a bit line, and senses and amplifies data of a selected memory cell connected to the selected word line.例文帳に追加

センスアンプはビットラインを介してメモリセルアレイと接続され、選択されたワードラインに接続されたメモリセルのデータを感知増幅する。 - 特許庁

The first inverting circuit includes an input terminal connected with the bit line of the main cell array and an output terminal connected with another end of the first load element.例文帳に追加

第１反転回路は、メインセルアレイのビットラインに入力端が連結され、第１負荷素子の他端に出力端が連結される。 - 特許庁

To improve tension characteristics and a yield rate by preventing a reduction in the sense margin of a bit line arranged in the end of a memory cell array.例文帳に追加

メモリセルアレイの端部に配置されたビット線のセンスマージンの減少を防止し、これによりリテンション特性やイールド率を向上する。 - 特許庁

A memory cell array 1 is constituted by arranging a memory cell MC of a current pull-in type at an intersection part of a bit line BL and a word line WL.例文帳に追加

メモリセルアレイ１はビット線ＢＬとワード線ＷＬの交差部に電流引き込み型のメモリセルＭＣを配置して構成される。 - 特許庁